ナノ構造シリコンデバイス作製技術の研究
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著者
書誌事項
- タイトル
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ナノ構造シリコンデバイス作製技術の研究
- 著者名
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堤, 利幸
- 著者別名
-
ツツミ, トシユキ
- 学位授与大学
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明治大学
- 取得学位
-
博士 (工学)
- 学位授与番号
-
甲第218号
- 学位授与年月日
-
2000-03-26
注記・抄録
博士論文
目次
- 目次 / p1 (0006.jp2)
- 第1章 序論 / p1 (0010.jp2)
- 1.1 本研究の背景と意義 / p1 (0010.jp2)
- 1.2 本研究の目的と構成 / p9 (0018.jp2)
- 参考文献(第1章) / p13 (0022.jp2)
- 第2章 Siナノ細線の作製･観察技術及び評価 / p15 (0024.jp2)
- 2.1 極細側壁酸化マスクを用いたSiナノ細線の作製技術 / p15 (0024.jp2)
- 2.2 Si₃N₄膜を保持膜として利用した平面TEM観察技術 / p26 (0035.jp2)
- 2.3 自己抑止酸化効果を利用したSiナノ極細線の作製技術 / p35 (0044.jp2)
- 2.4 Siナノ細線に与える自己抑止酸化効果の評価 / p41 (0050.jp2)
- 2.5 無機レジストを用いたSiナノ細線の作製技術 / p50 (0059.jp2)
- 参考文献(第2章) / p62 (0071.jp2)
- 第3章 無機レジストを用いたSiナノ細線メモリの作製技術 / p65 (0074.jp2)
- 3.1 緒言 / p65 (0074.jp2)
- 3.2 デバイス作製の目的 / p66 (0075.jp2)
- 3.3 Siナノ細線メモリの特徴 / p68 (0077.jp2)
- 3.4 Siナノ細線メモリにおけるデバイス構成技術 / p69 (0078.jp2)
- 3.5 Siナノ細線メモリの作製方法 / p77 (0086.jp2)
- 3.6 無機レジストを用いたSiナノ細線とサイドゲートの同時作製 / p81 (0090.jp2)
- 3.7 極薄膜a-Si:H層のRTO技術を用いたSiナノドットの作製技術 / p84 (0093.jp2)
- 3.8 Resist Narrowing技術を用いた極微細poly-Siゲートの作製技術 / p87 (0096.jp2)
- 3.9 Siナノ細線メモリの電気的特性評価 / p90 (0099.jp2)
- 3.10 結言 / p108 (0117.jp2)
- 参考文献(第3章) / p111 (0120.jp2)
- 第4章 結論 / p113 (0122.jp2)
- 4.1 緒言 / p113 (0122.jp2)
- 4.2 本研究の成果 / p114 (0123.jp2)
- 4.3 Siナノデバイスの集積回路の実現に向けて / p117 (0126.jp2)
- 4.4 結言 / p118 (0127.jp2)
- 謝辞 / p119 (0128.jp2)
- 附録 / p121 (0130.jp2)
- 附録1 物理定数 / p121 (0130.jp2)
- 附録2 Siナノ細線メモリにおける記号 / p121 (0130.jp2)
- 附録3 Siナノ細線メモリ作製のプロセス条件 / p122 (0131.jp2)