信号処理用A/D変換回路の研究

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著者

    • 四柳, 道夫 ヨツヤナギ, ミチオ

書誌事項

タイトル

信号処理用A/D変換回路の研究

著者名

四柳, 道夫

著者別名

ヨツヤナギ, ミチオ

学位授与大学

九州大学

取得学位

博士 (工学)

学位授与番号

甲第4957号

学位授与年月日

2000-03-01

注記・抄録

博士論文

目次

  1. 目次 / p1 (0003.jp2)
  2. 第1章 序論 / p1 (0006.jp2)
  3. 1-1 はじめに / p1 (0006.jp2)
  4. 1-2 アナログ信号処理とディジタル信号処理 / p1 (0006.jp2)
  5. 1-3 サンプリング定理 / p6 (0011.jp2)
  6. 1-4 A/D変換器の分解能と量子化誤差 / p7 (0012.jp2)
  7. 1-5 A/D変換器の性能と応用分野 / p8 (0013.jp2)
  8. 1-6 高速A/D変換器の基本変換方式 / p11 (0016.jp2)
  9. 1-7 本研究の目的と本論文の構成 / p16 (0021.jp2)
  10. 参考文献 / p17 (0022.jp2)
  11. 第2章 小型・低消費電力直並列型A/D変換技術 / p20 (0025.jp2)
  12. 2-1 緒言 / p20 (0025.jp2)
  13. 2-2 サイクリック型直並列A/D変換方式とその動作原理 / p20 (0025.jp2)
  14. 2-3 具体的回路構成 / p27 (0032.jp2)
  15. 2-4 演算原理 / p29 (0034.jp2)
  16. 2-5 演算精度と低電力演算増幅回路 / p31 (0036.jp2)
  17. 2-6 試作A/D変換器の評価結果 / p37 (0042.jp2)
  18. 2-7 結言 / p40 (0045.jp2)
  19. 参考文献 / p40 (0045.jp2)
  20. 第3章 パイプライン型高速A/D変換技術 / p42 (0047.jp2)
  21. 3-1 緒言 / p42 (0047.jp2)
  22. 3-2 パイプライン型高速A/D変換技術 / p43 (0048.jp2)
  23. 3-3 高速A/D変換器への適用とA/D変換器の動作原理 / p48 (0053.jp2)
  24. 3-4 D/A変換回路および減算回路 / p50 (0055.jp2)
  25. 3-5 サンプルホールド回路 / p52 (0057.jp2)
  26. 3-6 演算増幅器 / p56 (0061.jp2)
  27. 3-7 10ビット分解能高速A/D変換器の評価結果 / p58 (0063.jp2)
  28. 3-8 結言 / p59 (0064.jp2)
  29. 参考文献 / p63 (0068.jp2)
  30. 第4章 有限利得誤差キャンセル機能付きサンプルホールド回路技術 / p65 (0070.jp2)
  31. 4-1 緒言 / p65 (0070.jp2)
  32. 4-2 従来のサンプルホールド回路 / p65 (0070.jp2)
  33. 4-3 構成と動作原理 / p66 (0071.jp2)
  34. 4-4 シミュレーションによる比較 / p69 (0074.jp2)
  35. 4-5 結言 / p77 (0082.jp2)
  36. 参考文献 / p78 (0083.jp2)
  37. 第5章 電圧・電流モード混在直並列型A/D変換技術 / p79 (0084.jp2)
  38. 5-1 緒言 / p79 (0084.jp2)
  39. 5-2 電圧・電流モード混在直並列A/D変換方式 / p80 (0085.jp2)
  40. 5-3 差動コンパレータ回路 / p82 (0087.jp2)
  41. 5-4 電流ツリー型A/D変換回路 / p86 (0091.jp2)
  42. 5-5 入力サンプルホールド回路/D/A変換器/減算回路 / p89 (0094.jp2)
  43. 5-6 パイプライン用サンプルホールド回路 / p89 (0094.jp2)
  44. 5-7 10ビット分解能2V動作A/D変換器への応用 / p90 (0095.jp2)
  45. 5-8 結言 / p91 (0096.jp2)
  46. 参考文献 / p93 (0098.jp2)
  47. 第6章 ビデオ信号処理用低電圧BiCMOS A/D変換技術 / p95 (0100.jp2)
  48. 6-1 緒言 / p95 (0100.jp2)
  49. 6-2 低電圧アナログ回路における問題点 / p97 (0102.jp2)
  50. 6-3 低電圧動作BiCMOSコンパレータ回路 / p99 (0104.jp2)
  51. 6-4 A/D変換器アーキテクチャ / p106 (0111.jp2)
  52. 6-5 A/D変換器評価結果 / p110 (0115.jp2)
  53. 6-6 結言 / p113 (0118.jp2)
  54. 参考文献 / p113 (0118.jp2)
  55. 第7章 結論 / p115 (0120.jp2)
  56. 謝辞 / p118 (0123.jp2)
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各種コード

  • NII論文ID(NAID)
    500000187479
  • NII著者ID(NRID)
    • 8000000187762
  • DOI(NDL)
  • NDL書誌ID
    • 000000351793
  • データ提供元
    • NDL ONLINE
    • NDLデジタルコレクション
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