Design techniques for cost and power reduction of embedded systems 組み込みシステムのコストと電力削減のための設計技術

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著者

    • 井上, 昭彦 イノウエ, アキヒコ

書誌事項

タイトル

Design techniques for cost and power reduction of embedded systems

タイトル別名

組み込みシステムのコストと電力削減のための設計技術

著者名

井上, 昭彦

著者別名

イノウエ, アキヒコ

学位授与大学

九州大学

取得学位

博士 (工学)

学位授与番号

甲第5213号

学位授与年月日

2000-03-27

注記・抄録

博士論文

目次

  1. Contents / p5 (0005.jp2)
  2. Abstract / p1 (0003.jp2)
  3. Contents / p5 (0005.jp2)
  4. 1 Introduction / p1 (0007.jp2)
  5. 1.1 Embedded System Design / p1 (0007.jp2)
  6. 1.2 Embedded System into a Chip / p4 (0009.jp2)
  7. 1.3 Problem Definition / p5 (0009.jp2)
  8. 1.4 Thesis Contributions / p6 (0010.jp2)
  9. 1.5 Thesis Outline / p8 (0011.jp2)
  10. 2 Design Strategies of Embedded Systems / p11 (0012.jp2)
  11. 2.1 Introduction / p11 (0012.jp2)
  12. 2.2 A Chip Cost Model / p12 (0013.jp2)
  13. 2.3 Reduction of Each Cost / p14 (0014.jp2)
  14. 2.4 Design Strategies / p15 (0014.jp2)
  15. 2.5 Our Design Methodology / p17 (0015.jp2)
  16. 2.6 Conclusions / p20 (0017.jp2)
  17. 3 Programming Language for Embedded System Design / p23 (0018.jp2)
  18. 3.1 Introduction / p23 (0018.jp2)
  19. 3.2 Programming Language for Embedded Systems / p24 (0019.jp2)
  20. 3.3 The Valen-C Programming Language / p28 (0021.jp2)
  21. 3.4 System Design with Valen-C / p29 (0021.jp2)
  22. 3.5 Design Example / p30 (0022.jp2)
  23. 3.6 Conclusions / p31 (0022.jp2)
  24. 4 Retargetable Compiler for Datapath Width Optimization / p33 (0023.jp2)
  25. 4.1 Introduction / p33 (0023.jp2)
  26. 4.2 Datapath Width Optimization / p35 (0024.jp2)
  27. 4.3 Difficulties in Optimizing Datapath Width / p40 (0027.jp2)
  28. 4.4 The Retargetable Valen-C Compiler / p42 (0028.jp2)
  29. 4.5 Experiments / p46 (0030.jp2)
  30. 4.6 Conclusions / p50 (0032.jp2)
  31. 5 Flexible System LSI for System-on-a-Chip with Low Production Volume / p53 (0033.jp2)
  32. 5.1 Introduction / p53 (0033.jp2)
  33. 5.2 Problem Statement / p55 (0034.jp2)
  34. 5.3 Flexible System LSI : FlexSys / p59 (0036.jp2)
  35. 5.4 Mask-Level Power Reduction Technique / p65 (0039.jp2)
  36. 5.5 Experiments / p68 (0041.jp2)
  37. 5.6 Discussions / p72 (0043.jp2)
  38. 5.7 Conclusions / p76 (0045.jp2)
  39. 6 Conclusions / p79 (0046.jp2)
  40. 6.1 Summary of Contributions / p79 (0046.jp2)
  41. 6.2 Future Directions / p81 (0047.jp2)
  42. Acknowledgment / p83 (0048.jp2)
  43. Bibliography / p85 (0049.jp2)
  44. List of Publications by the Author / p91 (0052.jp2)
4アクセス

各種コード

  • NII論文ID(NAID)
    500000187735
  • NII著者ID(NRID)
    • 8000000188018
  • DOI(NDL)
  • NDL書誌ID
    • 000000352049
  • データ提供元
    • NDL ONLINE
    • NDLデジタルコレクション
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