Nonlinear co-channel interference cancellation technique for digital mobile communications ディジタル移動通信のための非線形同一チャネル干渉波キャンセル技術

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著者

    • 村田, 英一 ムラタ, ヒデカズ

書誌事項

タイトル

Nonlinear co-channel interference cancellation technique for digital mobile communications

タイトル別名

ディジタル移動通信のための非線形同一チャネル干渉波キャンセル技術

著者名

村田, 英一

著者別名

ムラタ, ヒデカズ

学位授与大学

京都大学

取得学位

博士 (工学)

学位授与番号

乙第10405号

学位授与年月日

2000-03-23

注記・抄録

博士論文

新制・論文博士

乙第10405号

論工博第3519号

目次

  1. 論文目録 / (0001.jp2)
  2. Contents / p1 (0004.jp2)
  3. 1 Introduction / p1 (0008.jp2)
  4. 1.1 Digital Wireless Communication Systems / p1 (0008.jp2)
  5. 1.2 Cellular Systems / p2 (0009.jp2)
  6. 1.3 Fading Channel / p2 (0009.jp2)
  7. 1.4 Diversity Reception / p5 (0010.jp2)
  8. 1.5 Equalization / p6 (0011.jp2)
  9. 1.6 Nonlinear Interference Canceller / p7 (0011.jp2)
  10. 1.7 Countermeasure for Ambiguity / p9 (0012.jp2)
  11. 2 Trellis-coded Co-channel Interference Canceller / p13 (0014.jp2)
  12. 2.1 System Description / p13 (0014.jp2)
  13. 2.2 Trellis-coded Modulation / p14 (0015.jp2)
  14. 2.3 Proposed Canceller / p21 (0018.jp2)
  15. 2.4 Simulation Results / p24 (0020.jp2)
  16. 2.5 Summary / p35 (0025.jp2)
  17. 3 TCC with Reduced Complexity / p37 (0026.jp2)
  18. 3.1 Introduction / p37 (0026.jp2)
  19. 3.2 TCC with Reduced Complexity / p37 (0026.jp2)
  20. 3.3 Simulation Results / p41 (0028.jp2)
  21. 3.4 Comparison between M-algorithm and T-algorithm / p57 (0036.jp2)
  22. 3.5 Summary / p60 (0038.jp2)
  23. 4 TCC with Interleaving / p65 (0040.jp2)
  24. 4.1 Introduction / p65 (0040.jp2)
  25. 4.2 System Model / p66 (0041.jp2)
  26. 4.3 Proposed Algorithm / p68 (0042.jp2)
  27. 4.4 Simulation Results / p73 (0044.jp2)
  28. 4.5 Summary / p82 (0049.jp2)
  29. 5 Frequency Offset Compensation for TCC / p83 (0049.jp2)
  30. 5.1 Introduction / p83 (0049.jp2)
  31. 5.2 System Description / p84 (0050.jp2)
  32. 5.3 Proposed Algorithm / p85 (0050.jp2)
  33. 5.4 Simulation Results / p90 (0053.jp2)
  34. 5.5 Summary / p95 (0055.jp2)
  35. 6 Experimental Study / p97 (0056.jp2)
  36. 6.1 130k-gate FPGA Implementation / p98 (0057.jp2)
  37. 6.2 250k-gate FPGA Implementation / p103 (0059.jp2)
  38. 6.3 Summary / p111 (0063.jp2)
  39. 7 Conclusion / p113 (0064.jp2)
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各種コード

  • NII論文ID(NAID)
    500000188398
  • NII著者ID(NRID)
    • 8000000188681
  • DOI(NDL)
  • 本文言語コード
    • eng
  • NDL書誌ID
    • 000000352712
  • データ提供元
    • 機関リポジトリ
    • NDL ONLINE
    • NDLデジタルコレクション
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