Verilog HDL論理合成入門 : RTL記述&ネットリストのリファレンス
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書誌事項
Verilog HDL論理合成入門 : RTL記述&ネットリストのリファレンス
(Design wave books)
CQ出版, 2001.5
- タイトル別名
-
Verilog HDL synthesis : a practical primer
- タイトル読み
-
Verilog HDL ロンリ ゴウセイ ニュウモン : RTL キジュツ & ネット リスト ノ リファレンス
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内容説明・目次
内容説明
本書はVerilog HDLのRTL(レジスタ・トランスファ・レベル)合成への実用的かつ有用なガイドです。論理合成可能なVerilog HDL記述例を数多く紹介します。論理合成のためにサポートされているVerilog HDL言語構文の詳細について説明します。さらに、ハードウェア構成要素をモデリングするために、論理合成可能な言語構文を集めてきて、利用例を示します。設計モデルとネットリストと間の機能ミスマッチについて、それが発生する原因を詳細に説明し、ミスマッチをどのようにして回避するか回避方法を推奨します。
目次
- 第1章 基礎
- 第2章 ゲートへのVerilog HDL構文
- 第3章 モデリング例
- 第4章 モデル最適化
- 第5章 検証
「BOOKデータベース」 より