SystemVerilogによる検証の基礎

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SystemVerilogによる検証の基礎

篠塚一也著

森北出版, 2020.1

Title Transcription

SystemVerilog ニヨル ケンショウ ノ キソ

Available at  / 37 libraries

Note

参考文献: p377

巻末: 索引

Description and Table of Contents

Description

ＳｙｓｔｅｍＶｅｒｉｌｏｇによる検証技術を、基礎から応用まで幅広く、丁寧に解説。多数のソースコードとシミュレーション例を通して、実践的な知識が身につく１冊。

Table of Contents

  • 第１章　概要
  • 第２章　ＳｙｓｔｅｍＶｅｒｉｌｏｇに関する予備知識
  • 第３章　ランダムスティミュラスの生成
  • 第４章　ファンクショナルカバレッジ
  • 第５章　アサーション
  • 第６章　ＵＶＭ
  • 第７章　補足

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