A formal, hierarchical design and validation methodology for VLSI

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A formal, hierarchical design and validation methodology for VLSI

Bruce S. Davie

University of Edinburgh, Department of Computer Science, 1988

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注記

Includes bibliography (p. 225-234)

Author's thesis (Ph.D.)--University of Edinbungh, 1988

CST-55-88

詳細情報

  • NII書誌ID(NCID)
    BC08580693
  • 出版国コード
    uk
  • タイトル言語コード
    eng
  • 本文言語コード
    eng
  • 出版地
    Edinburgh
  • ページ数/冊数
    vi, 234 p.
  • 大きさ
    21 cm
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