SystemVerilogによるモデリングと論理合成 : ハードウェア記述言語による回路設計の基礎

著者

• 篠塚, 一也 シノズカ, カズヤ

書誌事項

SystemVerilogによるモデリングと論理合成 : ハードウェア記述言語による回路設計の基礎

篠塚一也著

共立出版, 2026.1

タイトル別名

RTL modeling and logic synthesis with SystemVerilog

タイトル読み

System Verilog ニ ヨル モデリング ト ロンリ ゴウセイ : ハードウェア キジュツ ゲンゴ ニ ヨル カイロ セッケイ ノ キソ

注記

表現種別: テキスト (ncrcontent), 機器種別: 機器不用 (ncrmedia), キャリア種別: 冊子 (ncrcarrier)

参考文献: p[224]-225

• NII書誌ID(NCID): BD14535781
• ISBN:
  • 9784320125926
• 出版国コード: ja
• タイトル言語コード: jpn
• 本文言語コード: jpn
• 出版地: 東京
• ページ数/冊数: xii, 227p
• 大きさ: 26cm
• 分類:
  • NDC9 : 549.7
  • NDC10 : 549.7
  • NDLC : ND386
  • NDC10 : 549.3
• 件名:
  • BSH : ハードウェア記述言語
  • NDLSH : 回路設計
  • NDLSH : ハードウェア記述言語