村上 和彰 MURAKAMI Kazuaki

ID:1000010200263

九州大学大学院システム情報科学研究院 Faculty of Information Science and Electrical Engineering, Kyushu University (2014年 CiNii収録論文より)

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Articles:  1-20 of 318

  • メモリアクセス履歴を波形解析することによるデータプリフェッチの検討 (集積回路)  [in Japanese]

    花田 高彬 , 村上 和彰

    本稿では,反復的および非反復的なメモリアクセス・パタンが混在するワークロードにおいても有効なデータプリフェツチ手法について検討する.将来必要とされるデータを事前にフェッチするデータプリフェッチは,主記憶アクセスの待ち時間を削減する手段として広く知られている.これは,参照先アドレスが規則的に推移する点を活かした手法である.既存プリフェッチ手法は,規則的なアクセスパタンのうち,過去に現れたアクセス履歴 …

    Technical report of IEICE. ICD 113(474), 27-32, 2014-03-06

  • Accelerator Architecture for Multi Scale Filter Operation  [in Japanese]

    UENO Shinya , LOVIC ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識技術が様々な分野で使われ,画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている.画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である.そのため,GRAPE-DRのように演算器をアレイ上に並べるアーキテクチャが適している.しかしながら,処理ごとにフィルタの大きさが異なるため,従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固 …

    Technical report of IEICE. ICD 112(247), 59-64, 2012-10-18

  • Accelerator Architecture for Multi Scale Filter Operation  [in Japanese]

    UENO Shinya , LOVI ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識技術が様々な分野で使われ,画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている.画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である.そのため,GRAPE-DRのように演算器をアレイ上に並べるアーキテクチャが適している.しかしながら,処理ごとにフィルタの大きさが異なるため,従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固 …

    IEICE technical report. Image engineering 112(248), 59-64, 2012-10-11

    References (8)

  • Accelerator Architecture for Multi Scale Filter Operation  [in Japanese]

    UENO Shinya , LOVI ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識技術が様々な分野で使われ,画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている.画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である.そのため,GRAPE-DRのように演算器をアレイ上に並べるアーキテクチャが適している.しかしながら,処理ごとにフィルタの大きさが異なるため,従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固 …

    Technical report of IEICE. VLD 112(245), 59-64, 2012-10-11

    References (8)

  • Accelerator Architecture for Multi Scale Filter Operation  [in Japanese]

    UENO Shinya , LOVI ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識技術が様々な分野で使われ,画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている.画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である.そのため,GRAPE-DRのように演算器をアレイ上に並べるアーキテクチャが適している.しかしながら,処理ごとにフィルタの大きさが異なるため,従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固 …

    IEICE technical report. Signal processing 112(246), 59-64, 2012-10-11

    References (8)

  • Accelerator Architecture for Multi Scale Filter Operation  [in Japanese]

    UENO Shinya , LOVI ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    電子情報通信学会技術研究報告. ICD, 集積回路 112(247), 59-64, 2012-10-11

    References (8)

  • Reusing Simulation Results for Cache Miss Rate Prediction  [in Japanese]

    小野 貴継 , 井上 弘士 , 村上 和彰

    本稿ではシミュレーション結果を再利用することによってキャッシュ・ミス率を予測する手法を提案する.キャッシュ・アーキテクチャの決定には多くのベンチマークおよびその入力データを対象にシミュレーションする必要があるため,評価に長時間を要する.同一プログラムを異なる入力データによって実行する場合でも,類似したメモリアクセスパターンが出現する可能性がある.メモリアクセスパターンの類似度が高い場合はキャッシュ …

    情報処理学会論文誌 52(12), 3172-3183, 2011-12-15

    IPSJ 

  • A Trial on formalization locality of reference, based on the reference density function  [in Japanese]

    FUKUCKI Hiroshi , KANDO Takayuki , MURAKAMI Kazuaki

    コンピュータ・システムの処理性能向上を阻害するメモリ・ウォール問題に対し記憶階層が利用されているが、その基礎となる参照局所性は経験則であり定式化されておらず定量的な評価が難しい。これに対し参照局所性のより精密な形式的定義のため、プログラムが実際にアクセスするアドレスの列に基づき定義される参照密度関数という概念を提案する。

    IEICE technical report. Computer systems 111(328), 53-57, 2011-11-29

  • Platform for Tool as a Service : To serve development tools via cloud service  [in Japanese]

    KANDO Takayuki , MORIYAMA Tomohiro , YOSHIMATSU Norifumi , MURAKAMI Kazuaki

    クラウド・コンピューティングの普及に伴い、開発ツールを提供する際にオンライン・サービスとしての提供、即ちTool as a Service(TaaS)とでも言うべき方法によりユーザ側の利用コストを低減することが可能になってきた。しかし、開発ツールを新規にTaaSとして開発することは開発側にとって大きな負担となる。そこで我々は既存の開発ツールをそのままTaaS化するPlatform for TaaS …

    IEICE technical report. Computer systems 111(328), 27-32, 2011-11-29

  • Towards an efficient simulation of SystemC Transaction level models  [in Japanese]

    FURUKAWA Jun , YOSHIMATSU Norifumi , MURAKAMI Kazuaki

    本論文では,TLモデルのシミュレーション高速化技法の1つであるテンポラルディカップリングによるシミュレーションの高速化効果についてのマルチコアTLモデルを用いた評価実験を行った.その結果,クォンタムの大きさを十分大きくすることにより,最大1000倍のシミュレーション速度向上を得られることが分かった.ただし,クォンタムの大きさを大きくすることにより,本来保証されていたシミュレータ上での処理の実行順序 …

    Technical report of IEICE. ICD 111(327), 25-30, 2011-11-28

  • Towards an efficient simulation of SystemC Transaction level models  [in Japanese]

    FURUKAWA Jun , YOSHIMATSU Norifumi , MURAKAMI Kazuaki

    本論文では,TLモデルのシミュレーション高速化技法の1つであるテンポラルディカップリングによるシミュレーションの高速化効果についてのマルチコアTLモデルを用いた評価実験を行った.その結果,クォンタムの大きさを十分大きくすることにより,最大1000倍のシミュレーション速度向上を得られることが分かった.ただし,クォンタムの大きさを大きくすることにより,本来保証されていたシミュレータ上での処理の実行順序 …

    IEICE technical report. Component parts and materials 111(326), 25-30, 2011-11-28

  • High accuracy of system LSI energy estimation  [in Japanese]

    Wang Xiang , YOSHIMATSU Norifumi , MURAKAMI Kazuaki

    本稿は,システムLSIの消費エネルギーを見積もるためのシミュレーション速度を犠牲にせずに,消費エネルギーの見積もり精度を向上することを目的とする.高速なシミュレーションのために,命令ISS(命令セットシミュレーション)でプログラムの実行を行いながら,パワーデータベースを用いて消費エネルギーを見積もりを行う.消費エネルギーの見積もり精度を向上するために,各々の命令について,入力データ値と命令実行順序 …

    IEICE technical report. Dependable computing 111(325), 25-30, 2011-11-28

  • High accuracy of system LSI energy estimation  [in Japanese]

    Wang Xiang , YOSHIMATSU Norifumi , MURAKAMI Kazuaki

    本稿は,システムLSIの消費エネルギーを見積もるためのシミュレーション速度を犠牲にせずに,消費エネルギーの見積もり精度を向上することを目的とする.高速なシミュレーションのために,命令ISS(命令セットシミュレーション)でプログラムの実行を行いながら,パワーデータベースを用いて消費エネルギーを見積もりを行う.消費エネルギーの見積もり精度を向上するために,各々の命令について,入力データ値と命令実行順序 …

    Technical report of IEICE. VLD 111(324), 25-30, 2011-11-28

  • Three-Dimensional Accelerator Architecture for Image Recognition  [in Japanese]

    UENO Shinya , LOVIC ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識用の機器には高性能・低消費エネルギー化が求められており,その手段としてアクセラレータが注目されている.しかしながら,画像認識アプリケーションの特性は多様であり,実行方式が固定されているアクセラレータでは性能が低下する可能性がある.そこで,処理に応じて実行方式を切り換えることが可能なNIMD/MIMD型アクセラレータ・アーキテクチャを検討する.また,モデルを用いてNIMD/MIMD型アクセラ …

    IEICE technical report. Signal processing 111(257), 7-12, 2011-10-24

    References (4)

  • Three-Dimensional Accelerator Architecture for Image Recognition  [in Japanese]

    UENO Shinya , LOVIC ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識用の機器には高性能・低消費エネルギー化が求められており,その手段としてアクセラレータが注目されている.しかしながら,画像認識アプリケーションの特性は多様であり,実行方式が固定されているアクセラレータでは性能が低下する可能性がある.そこで,処理に応じて実行方式を切り換えることが可能なNIMD/MIMD型アクセラレータ・アーキテクチャを検討する.また,モデルを用いてNIMD/MIMD型アクセラ …

    Technical report of IEICE. ICD 111(258), 7-12, 2011-10-17

    References (4)

  • Three-Dimensional Accelerator Architecture for Image Recognition  [in Japanese]

    UENO Shinya , LOVIC ERIC Gauthier , INOUE Koji , MURAKAMI Kazuaki

    画像認識用の機器には高性能・低消費エネルギー化が求められており,その手段としてアクセラレータが注目されている.しかしながら,画像認識アプリケーションの特性は多様であり,実行方式が固定されているアクセラレータでは性能が低下する可能性がある.そこで,処理に応じて実行方式を切り換えることが可能なNIMD/MIMD型アクセラレータ・アーキテクチャを検討する.また,モデルを用いてNIMD/MIMD型アクセラ …

    IEICE technical report. Image engineering 111(259), 7-12, 2011-10-17

    References (4)

  • Three-Dimensional Accelerator Architecture for Image Recognition  [in Japanese]

    上野 伸也 , GauthierLovic Eric , 井上 弘士 , 村上 和彰

    画像認識用の機器には高性能・低消費エネルギー化が求められており,その手段としてアクセラレータが注目されている.しかしながら,画像認識アプリケーションの特性は多様であり,実行方式が固定されているアクセラレータでは性能が低下する可能性がある.そこで,処理に応じて実行方式を切り換えることが可能な NIMD/MIMD 型アクセラレータ・アーキテクチャを検討する.また,モデルを用いて NIMD/MIMD 型 …

    研究報告システムLSI設計技術(SLDM) 2011-SLDM-152(2), 1-6, 2011-10-17

  • Line Sharing Cache Based A Frequent Value Locality  [in Japanese]

    岡 慶太郎 , 福本 尚人 , 井上 弘士 , 村上 和彰

    キャッシュメモリの容量を有効に利用することで,キャッシュミス率を大幅に削減する手法としてライン共有キャッシュを提案する.従来型キャッシュでは,アドレスの異なる 2 つのデータが同一の値を有する場合においても,これらは異なる記憶領域に保存される.これに対し,ライン共有キャッシュは,キャッシュ内に同一の値を有するデータが多く存在することに着目し,これらのデータを1か所の記憶領域に保存することで,キャッ …

    研究報告計算機アーキテクチャ(ARC) 2011-ARC-196(24), 1-9, 2011-07-20

  • High-Performance Multicore Execution with Active Core Throttling  [in Japanese]

    今村 智史 , 福本 尚人 , 井上 弘士 , 村上 和彰

    本稿では,実行プログラムに応じた稼働コア数制限と動作周波数上昇によりマルチコア・プロセッサにおける並列プログラム実行を高速化する手法を提案し,評価を行う.稼働コア数増加に伴い性能向上が得られない場合,稼働コア数をあえて制限することで消費電力を削減する.そして,本来は動作を停止したコアに割り当てられていた消費電力バジェットを稼働コアに再割当てし,稼働コアの動作周波数を上昇させる.つまり,実行プログラ …

    研究報告計算機アーキテクチャ(ARC) 2011-ARC-196(11), 1-8, 2011-07-20

  • 温度を考慮した3次元積層LSI向け低消費エネルギーL2キャッシュの提案  [in Japanese]

    阿部祐希 , 花田高彬 , 井上弘士 , 村上和彰

    本稿では,温度を考慮した 3 次元積層 L2 キャッシュ向けバンク電源遮断による消費エネルギー削減手法について検討し,有効性評価を行う.3 次元積層 L2 キャッシュは,垂直方向に隣接するコアの熱伝導のため,平面実装時の L2 キャッシュと比較して高温となり,リーク消費電力が増大する.そこで我々は,積層 L2 キャッシュのバンク毎の温度分布の偏りに着目し,リーク消費電力を削減を実現する3次元積層キ …

    研究報告計算機アーキテクチャ(ARC) 2011-ARC-196(8), 1-7, 2011-07-20

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