平本 俊郎 Hiramoto Toshiro

ID:1000020192718

東京大学生産技術研究所 Institute of Industrial Science, The University of Tokyo (2015年 CiNii収録論文より)

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Articles:  1-20 of 203

  • CI-4-7 Low Voltage and Low Power Devices by Threshold Voltage Control  [in Japanese]

    平本 俊郎 , 小林 正治

    Proceedings of the IEICE General Conference 2015年_エレクトロニクス(2), "SS-100", 2015-02-24

  • Three-Dimensional Integrated CMOS Image Sensors with Pixel-Parallel Signal Processors  [in Japanese]

    GOTO Masahide , HAGIWARA Kei , IGUCHI Yoshinori , OHTAKE Hiroshi , SARAYA Takuya , KOBAYASHI Masaharu , HIGURASHI Eiji , TOSHIYOSHI Hiroshi , HIRAMOTO Toshiro

    超高精細と高フレームレートとを両立する次世代のイメージセンサを目指して、画素並列信号処理を行う3次元構造CMOSイメージセンサの研究を進めている。今回、微細なAu電極を埋め込んだSOI基板の直接接合技術を用いて、フォトダイオード(PD)とインバータを3次元的に接続し、画素内で入射光に対応したパルスを発生してA/D変換を行うイメージセンサの試作に取り組んだ。その結果、3次元構造で画素並列信号処理を行 …

    ITE Technical Report 39.16(0), 5-8, 2015

    J-STAGE 

  • Back-Bias Control Technique for Suppression of Die-to-Die Delay Variability of SOTB MOS Circuits at Ultralow-Voltage (0.4 V) Operation  [in Japanese]

    Makiyama H. , Yamamoto Y. , Oda H. , Kamohara S. , Sugii N. , Yamaguchi Y. , Ishibashi K. , Mizutani T. , Hiramoto T.

    薄膜BOX-SOI(SOTB)デバイスのように低ばらつきのトランジスタは動作電圧の低減に有効である。しかし、超低電圧領域で起こる伝播遅延時間(T_<pd>)ばらつきの急増が大きな課題である。本研究では、様々な論理回路のダイ問遅延ばらつきの抑制のために、P/N駆動カバランスを考慮した基板バイアス制御を提案し、実証した。

    Technical report of IEICE. SDM 114(255), 61-68, 2014-10-16

  • Statistical Analysis of Minimum Operation Voltage (Vmin) in Fully Deplete Silicon-on-Thin-BOX (SOTB) SRAM Cells  [in Japanese]

    MIZUTANI Tomoko , YAMAMOTO Yoshiki , MAKIYAMA Hideki , YAMASHITA Tomohiro , ODA Hidekazu , KAMOHARA Shiro , SUGII Nobuyuki , HIRAMOTO Toshiro

    65nm技術で作製した完全空乏型Silicon-on-Thin-BOX(SOTB) SRAMセルの最低動作電圧(V_<min>)を測定し,統計的解析を行った.V_<min>は正規分布ではなく,対数正規分布に従うことを実測で示した.さらに,ワーストセルのV_<min>の振る舞いは,平均的なセルのV_<min>やスタティックノイズマージン(SNM)とは異 …

    Technical report of IEICE. ICD 114(175), 55-58, 2014-08-04

  • Invited Talk : Ultra-Low Voltage (0.1V) Operation of Threshold Voltage Self-Adjusting MOSFET and SRAM Cell  [in Japanese]

    HIRAMOTO Toshiro , Ueda Akitsugu , Jung Seung-Min , MIZUTANI Tomoko , Saraya Takuya

    0.1Vという超低電圧で動作するV_<th>自己調整MOSFETを提案した.このデバイスでは,オン時にV_<th>が低下し,オフ時にV_<th>が上昇するため,高いオン・オフ比と安定なSRAMセル動作が得られる.提案デバイスはフローティングゲートを持ち,このフローティングゲートに電荷が注入あるいはフローティングゲートから電荷が放出されることによりV_<th …

    Technical report of IEICE. ICD 114(175), 51-54, 2014-08-04

  • Statistical Analysis of Minimum Operation Voltage (Vmin) in Fully Deplete Silicon-on-Thin-BOX (SOTB) SRAM Cells  [in Japanese]

    MIZUTANI Tomoko , YAMAMOTO Yoshiki , MAKIYAMA Hideki , YAMASHITA Tomohiro , ODA Hidekazu , KAMOHARA Shiro , SUGII Nobuyuki , HIRAMOTO Toshiro

    65nm技術で作製した完全空乏型Silicon-on-Thin-BOX(SOTB) SRAMセルの最低動作電圧(V_<min>)を測定し,統計的解析を行った.V_<min>は正規分布ではなく,対数正規分布に従うことを実測で示した.さらに,ワーストセルのV_<min>の振る舞いは,平均的なセルのV_<min>やスタティックノイズマージン(SNM)とは異 …

    Technical report of IEICE. SDM 114(174), 55-58, 2014-08-04

  • Invited Talk : Ultra-Low Voltage (0.1V) Operation of Threshold Voltage Self-Adjusting MOSFET and SRAM Cell  [in Japanese]

    HIRAMOTO Toshiro , Ueda Akitsugu , Jung Seung-Min , MIZUTANI Tomoko , Saraya Takuya

    0.1Vという超低電圧で動作するV_<th>自己調整MOSFETを提案した.このデバイスでは,オン時にV_<th>が低下し,オフ時にV_<th>が上昇するため,高いオン・オフ比と安定なSRAMセル動作が得られる.提案デバイスはフローティングゲートを持ち,このフローティングゲートに電荷が注入あるいはフローティングゲートから電荷が放出されることによりV_<th …

    Technical report of IEICE. SDM 114(174), 51-54, 2014-08-04

  • Ultralow-Voltage Operation of Silicon-on-Thin-BOX (SOTB) 2Mbit SRAM Down to 0.37 V Utilizing Adaptive Back Bias  [in Japanese]

    Yamamoto Y. , Makiyama H. , Yamashita T. , Oda H. , Kamohara S. , Sugii N. , Yamaguchi Y. , Mizutani T. , Hiramoto T.

    薄膜BOX-SOI(SOTB: Silicon on Thin Buried oxide)を用いた6T-SRAMの超低電圧動作の実証について報告する。低バラツキとAdaptive Back Bias(ABB)技術の利用により、動作温度に寄らず0.4V以下の動作を実証した。また、ABB技術により、スタンバイ状態のV_<TH>を高く、アクティブ状態のV_<TH>を低く設定するこ …

    Technical report of IEICE. ICD 114(13), 53-57, 2014-04-17

  • Suppression of Die-to-Die Delay Variability of Silicon on Thin Buried Oxide (SOTB) CMOS Circuits by Balanced P/N Drivability Control with Back-Bias for Ultralow-Voltage (0.4V) Operation  [in Japanese]

    Makiyama H. , Yamamoto Y. , Shinohara H. , Iwamatsu T. , Oda H. , Sugii N. , Ishibashi K. , Mizutani T. , Hiramoto T. , Yamaguchi Y.

    薄膜BOX-SOI(SOTB)デバイスのように低ばらつきのトランジスタは動作電圧低減に有効である。しかし,超低電圧領域で起こる伝播遅延時間(τ_<pd>)ばらつきの急増が大きな課題である。本研究では,様々な論理回路のダイ間遅延ばらつきの抑制のために,P/N駆動力バランスを考慮した基板バイアス制御を提案し,実証した。

    Technical report of IEICE. SDM 113(420), 35-38, 2014-01-29

  • Analysis of Transistor Characteristics in Distribution Tails beyond ±5.4σ of 11 Billion Transistors  [in Japanese]

    MIZUTANI Tomoko , KUMAR Anil , HIRAMOTO Toshiro

    110億個のトランジスタの特性分布のテール部分にあるトランジスタの特性を詳細に解析した.その結果,定電流法で定義されたV_<TH>(V_<THC>)は正規分布から外れるが,外挿法で定義されたV_<TH>(V_<THEX>)はほぼ正規分布に従い,さらに,オン電流(I_<ON>)が異常に低いトランジスタが存在することがわかった.3Dデバイスシ …

    Technical report of IEICE. SDM 113(420), 31-34, 2014-01-29

  • Reduced Cell Current Variability in Fully Depleted Silicon-on-Thin-BOX (SOTB) SRAM Cells at Supply Voltage of 0.4V  [in Japanese]

    MIZUTANI Tomoko , YAMAMOTO Yoshiki , MAKIYAMA Hideki , SHINOHARA Hirofumi , IWAMATSU Toshiaki , ODA Hidekazu , SUGII Nobuyuki , HIRAMOTO Toshiro

    65nm技術で作製した完全空乏型Silicon-on-Thin-BOX (SOTB) SRAMセルのセル電流ばらつきを評価し,バルクSRAMセルと比較した. SOTB SRAMセルではバルクSRAMセルと比較してセル電流ばらつきを大幅に抑制できることを実測で示し,その主な原因がV_<TH>ばらつきの低減であり,他のパラメータの効果は小さいことを明らかにした.

    Technical report of IEICE. ICD 113(173), 47-52, 2013-08-01

  • SRAM Cell Stability Parameter : Noise Margin or Vmin?  [in Japanese]

    KUMAR Anil , SARAYA Takuya , MIYANO Shinji , HIRAMOTO Toshiro

    SRAMセルの安定性の指標となるパラメータとして,ノイズマージン(NM)と最低動作電圧(Vmin)を比較検討した. NMとVminを測定し直接比較した結果,高い電源電圧(V_<DD>)においては両者の相関は低く, NMは必ずしもよい指標ではないことが明らかとなった.一方, V_<DD>が低くなるほど両者の相関は高くなることを新たに発見し, SRAMセルの安定性を評価するには …

    Technical report of IEICE. ICD 113(173), 43-46, 2013-08-01

  • Reduced Cell Current Variability in Fully Depleted Silicon-on-Thin-BOX (SOTB) SRAM Cells at Supply Voltage of 0.4V  [in Japanese]

    MIZUTANI Tomoko , YAMAMOTO Yoshiki , MAKIYAMA Hideki , SHINOHARA Hirofumi , IWAMATSU Toshiaki , ODA Hidekazu , SUGII Nobuyuki , HIRAMOTO Toshiro

    65nm技術で作製した完全空乏型Silicon-on-Thin-BOX (SOTB) SRAMセルのセル電流ばらつきを評価し,バルクSRAMセルと比較した. SOTB SRAMセルではバルクSRAMセルと比較してセル電流ばらつきを大幅に抑制できることを実測で示し,その主な原因がV_<TH>ばらつきの低減であり,他のパラメータの効果は小さいことを明らかにした.

    Technical report of IEICE. SDM 113(172), 47-52, 2013-08-01

  • SRAM Cell Stability Parameter : Noise Margin or Vmin?  [in Japanese]

    KUMAR Anil , SARAYA Takuya , MIYANO Shinji , HIRAMOTO Toshiro

    SRAMセルの安定性の指標となるパラメータとして,ノイズマージン(NM)と最低動作電圧(Vmin)を比較検討した. NMとVminを測定し直接比較した結果,高い電源電圧(V_<DD>)においては両者の相関は低く, NMは必ずしもよい指標ではないことが明らかとなった.一方, V_<DD>が低くなるほど両者の相関は高くなることを新たに発見し, SRAMセルの安定性を評価するには …

    Technical report of IEICE. SDM 113(172), 43-46, 2013-08-01

  • Integration of CMOS 1-bit Analog Selector Circuits and Single-Electron Transistors Operating at Room Temperature  [in Japanese]

    SUZUKI Ryota , NOZUE Motoki , SARAYA Takuya , HIRAMOTO Toshiro

    本研究では、室温動作シリコン単電子トランジスタ(SET)の作製プロセスの改良により、同時に作製されるMOSFETの特性を改善し、SETとCMOSを集積化した上での回路動作を実証した。作製プロセスの改良により、MOSFETの寄生抵抗の抑制とノーマリオフ動作を実現し、作製プロセスの完全なCMOS互換性を達成した。6個のMOSFETから構成されたCMOSアナログセレクタ回路とSETを集積し、2つの入力電 …

    Technical report of IEICE. SDM 112(446), 47-52, 2013-02-27

  • Integration of CMOS 1-bit Analog Selector Circuits and Single-Electron Transistors Operating at Room Temperature  [in Japanese]

    SUZUKI Ryota , NOZUE Motoki , SARAYA Takuya , HIRAMOTO Toshiro

    本研究では、室温動作シリコン単電子トランジスタ(SET)の作製プロセスの改良により、同時に作製されるMOSFETの特性を改善し、SETとCMOSを集積化した上での回路動作を実証した。作製プロセスの改良により、MOSFETの寄生抵抗の抑制とノーマリオフ動作を実現し、作製プロセスの完全なCMOS互換性を達成した。6個のMOSFETから構成されたCMOSアナログセレクタ回路とSETを集積し、2つの入力電 …

    IEICE technical report. Electron devices 112(445), 47-52, 2013-02-27

  • Reduced Drain Current Variability in Fully Depleted Silicon-on-Thin-Box (SOTB) MOSEFETs  [in Japanese]

    MIZUTANI Tomoko , YAMAMOTO Yoshiki , MAKIYAMA Hideki , TSUNOMURA Takaaki , IWAMATSU Yoshiaki , ODA Hidekazu , SUGII Nobuyuki , HIRAMOTO Toshiro

    65nm技術で作製した薄膜BOX-SOI (SOTB)トランジスタのドレイン電流ばらつきを評価し,バルクMOSトランジスタと比較した. SOTBトランジスタではバルクトランジスタと比較してドレイン電流ばらつき大幅に抑制できることを実測で示し,その原因がV_<TH>ばらつきの低減および電流立ち上がり電圧(COV)の低減であることを明らかにした.

    Technical report of IEICE. SDM 112(169), 33-36, 2012-07-26

    References (16)

  • Silicon on Thin Buried Oxide (SOTB) Technology for Ultralow-Power (ULP) Applications  [in Japanese]

    SUGII Nobuyuki , IWAMATSU Toshiaki , YAMAMOTO Yoshiki , MAKIYAMA Hideki , TSUNOMURA Takaaki , SHINOHARA Hirofumi , AONO Hideki , ODA Hidekazu , KAMOHARA Shiro , YAMAGUCHI Yasuo , MIZUTANI Tomoko , HIRAMOTO Toshiro

    CMOSの超低電力化への要求は相変わらず大きい.消費電力効率を出来るだけ高めた超低電圧動作CMOSデバイスが実現できれば,ユビキタスセンサネットワークなどへの広汎な応用が期待できる.現代の微細CMOSにおける超低電圧動作に対する主要課題は,トランジスタ特性のばらつきを抑え,かつ適応制御によって可能な限り低電圧で要求に見合う回路性能を引き出すことである.この課題を解決するために,我々は薄膜BOX-S …

    Technical report of IEICE. SDM 112(169), 29-32, 2012-07-26

    References (10)

  • Self-Improvement of Cell Stability in SRAM by Post Fabrication Technique  [in Japanese]

    KUMAR Anil , 更屋 拓哉 , MIYANO Shinji , HIRAMOTO Toshiro

    電源電圧線(V_<DD>)へ高電圧ストレスを製造後に印加することにより, SRAMセルの安定性が自己修復することを1kビットのSRAM DMA TEGで実証した.個々のトランジスタのV_<TH>シフトを調べた結果,セルのLOW側ノードに接続されているPMOSの|V_<TH>|がストレス印加により低下していることを新たに発見し,このV_<TH>シフトが …

    Technical report of IEICE. SDM 112(169), 13-16, 2012-07-26

    References (14)

  • Reduced Drain Current Variability in Fully Depleted Silicon-on-Thin-Box (SOTB) MOSEFETs  [in Japanese]

    MIZUTANI Tomoko , YAMAMOTO Yoshiki , MAKIYAMA Hideki , TSUNOMURA Takaaki , IWAMATSU Yoshiaki , ODA Hidekazu , SUGII Nobuyuki , HIRAMOTO Toshiro

    65nm技術で作製した薄膜BOX-SOI (SOTB)トランジスタのドレイン電流ばらつきを評価し,バルクMOSトランジスタと比較した. SOTBトランジスタではバルクトランジスタと比較してドレイン電流ばらつき大幅に抑制できることを実測で示し,その原因がV_<TH>ばらつきの低減および電流立ち上がり電圧(COV)の低減であることを明らかにした.

    Technical report of IEICE. ICD 112(170), 33-36, 2012-07-26

    References (16)

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