小出 哲士 KOIDE Tetsushi

ID:1000030243596

広島大学大学院先端物質科学研究科半導体集積科学専攻:広島大学ナノデバイス・バイオ融合科学研究所 Department of Semiconductor Electronics & Integration Science, Graduate School of Advanced Sciences of Matter, Hiroshima University:Research Institute for Nanodevice and Bio Systems, Hiroshima University (2011年 CiNii収録論文より)

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Articles:  81-100 of 181

  • Multi-Port-Cache Design with Hierarchical Multi-Bank Memory  [in Japanese]

    JOHGUCHI Koh , ZHU Zhaomin , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , HIRAKAWA Tai , HIRONAKA Tetsuo

    近年,計算機の高並列化への要求が高まるのに伴い,キャッシュに対して大容量と高バンド幅の両立が要求されている.そこで,これまでに我々は高バンド幅と高面積効率を同時に実現する階層型多バンクメモリアーキテクチャ(HMA:Hierarchical Multi-port memory Architechture)を提唱している.本稿では,このHMAを用いた多ポートキャッシュの5層配線0.18μm COMS技 …

    IEICE technical report. Dependable computing 102(479), 169-174, 2002-11-21

    References (10)

  • Pattern-Matching Engine Adaptable to Hamming or Manhattan Distance with Fully Parallel Processing Capability

    KOIDE Tetsushi , MATTAUSCH Hans Jurgen , OMORI Nobuhiko , FUKAE Seiji , GYOHTEN Takayuki

    本稿で提案するパターンマッチングエンジンは,パターンエンコーディングにより距離指標に対する適応性を実現している.そのため,高性能なりアルタイムアプリケーションに対して幅広く適用することができる.リアルタイムの高速な最小距離検索時間を実現するために小面積・全並列連想メモリコアを用いており,0.6μmCMOS技術による試作では,チップ面積9.75mm^2のテスト回路は,およそ1TOPSの32bitコン …

    Technical report of IEICE. ICD 102(234), 41-46, 2002-07-18

    References (8)

  • Comparison of the Hierarchical and Crossbar-based Architectures for the Construction Multibank Multiport Memory  [in Japanese]

    FUKAE Seiji , OMORI Nobuhiko , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , INOUE Tomohiro , HIRONAKA Tetsuo

    バンク型マルチポートメモリは,従来のマルチポートセル型マルチポートメモリでは困難であった高速化,高集積化を同時に満たすことができると期待されている.本稿では,我々が提案している階層構造型マルチポートメモリ(HMAメモリ)とクロスバを用いた従来型バンク型マルチポートメモリ(クロスバメモリ)の設計を,0.5μm2層配線CMOS技術により行った設計について示す。また,この結果を他のブロック数,ポート数の …

    Technical report of IEICE. VLD 102(166), 37-42, 2002-06-22

    References (7) Cited by (6)

  • Small-Area Multi-Port Register Files due to Bank Structure for Highly Parallel Processors  [in Japanese]

    UCHIDA Hiroshi , MITANI Yosuke , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , HIRONAKA Tetsuo

    従来の多ポートメモリでは,一般にポート数の2乗に比例して面積が増大し,高速化と高集積化の両立が困難である.本稿では,高並列プロセッサを実現するために,階層構造型多ポートメモリ(Hierarchical Multiport-memory Architecture:HMA)を用いた多ポートレジスタファイルを提案する.提案アーキテクチャでは,小面積な1ポートメモリセルをブロック化し,バンク構造にすること …

    Technical report of IEICE. VLD 102(166), 31-36, 2002-06-22

    References (10)

  • Comparison of the Hierarchical and Crossbar-based Architectures for the Construction Multibank Multiport Memory  [in Japanese]

    FUKAE Seiji , OMORI Nobuhiko , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , INOUE Tomohiro , HIRONAKA Tetsuo

    バンク型マルチポートメモリは,従来のマルチポートセル型マルチポートメモリでは困難であった高速化,高集積化を同時に満たすことができると期待されている.本稿では,我々が提案している階層構造型マルチポートメモリ(HMAメモリ)とクロスバを用いた従来型バンク型マルチポートメモリ(クロスバメモリ)の設計を,0.5μm 2層配線CMOS技術により行った設計について示す.また,この結果を他のブロック数,ポート数 …

    Technical report of IEICE. DSP 102(169), 37-42, 2002-06-22

    References (7)

  • Small-Area Multi-Port Register Files due to Bank Structure for Highly Parallel Processors  [in Japanese]

    UCHIDA Hiroshi , MITANI Yosuke , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , HIRONAKA Tetsuo

    従来の多ポートメモリでは,一般にポート数の2乗に比例して面積が増大し,高速化と高集積化の両立が困難である.本稿では,高並列プロセッサを実現するために,階層構造型多ポートメモリ(Hierarchical Multiport-memory Architecture : HMA)を用いた多ポートレジスタファイルを提案する。提案アーキテクチャでは,小面積な1ポートメモリセルをブロック化し,バンク構造にする …

    Technical report of IEICE. DSP 102(169), 31-36, 2002-06-22

    References (10)

  • Comparison of the Hierarchical and Crossbar-based Architectures for the Construction Multibank Multiport Memory  [in Japanese]

    FUKAE Seiji , OMORI Nobuhiko , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , INOUE Tomohiro , HIRONAKA Tetsuo

    バンク型マルチポートメモリは,従来のマルチポートセル型マルチポートメモリでは困難であった高速化,高集積化を同時に満たすことができると期待されている.本稿では,我々が提案している階層構造型マルチポートメモリ(HMAメモリ)とクロスバを用いた従来型バンク型マルチポートメモリ(クロスバメモリ)の設計を,0.5μm 2層配線CMOS技術により行った設計について示す.また,この結果を他のブロック数,ポート数 …

    IEICE technical report. Circuits and systems 102(163), 37-42, 2002-06-22

    References (7) Cited by (6)

  • Small-Area Multi-Port Register Files due to Bank Structure for Highly Parallel Processors  [in Japanese]

    UCHIDA Hiroshi , MITANI Yosuke , MATTAUSCH Hans Jurgen , KOIDE Tetsushi , HIRONAKA Tetsuo

    従来の多ポートメモリでは,一般にポート数の2乗に比例して面積が増大し,高速化と高集積化の両立が困難である.本稿では,高並列プロセッサを実現するために,階層構造型多ポートメモリ(Hierarchical Multiport-memory Architecture:HMA)を用いた多ポートレジスタファイルを提案する.提案アーキテクチャでは,小面積な1ポートメモリセルをブロック化し,バンク構造にすること …

    IEICE technical report. Circuits and systems 102(163), 31-36, 2002-06-22

    References (10) Cited by (4)

  • Gray-Scale/Color Image-Segmentation Architecture based on Cell-Network  [in Japanese]

    MORIMOTO Takashi , HARADA Youmei , KOIDE Tetsushi , MATTAUSCH Hans Jurgen

    画像分割処理は,入力として取り込んだ複雑な自然画像から個々の対象物を抽出する処理であり,オブジェクトベースの処理である画像認識や動き検出において重要な前処理である.本稿では,カラー・グレースケールの自然画像に対して,入力画像の全ての画素に対して並列に処理を行うことでリアルタイム処理を実現することが可能な画像分割処理アルゴリズムとディジタル回路で実現可能なアーキテクチャを提案する.提案アルゴリズムの …

    Technical report of IEICE. VLD 102(165), 49-54, 2002-06-21

    References (9)

  • Gray-Scale/Color Image-Segmentation Architecture based on Cell-Network  [in Japanese]

    MORIMOTO Takashi , HARADA Youmei , KOIDE Tetsushi , MATTAUSCH Hans Jurgen

    画像分割処理は,入力として取り込んだ複雑な自然画像から個々の対象物を抽出する処理であり,オブジェクトベースの処理である画像認識や動き検出において重要な前処理である.本稿では,カラー・グレースケールの自然画像に対して,入力画像の全ての画素に対して並列に処理を行うことでリアルタイム処理を実現することが可能な画像分割処理アルゴリズムとディジタル回路で実現可能なアーキテクチャを提案する.提案アルゴリズムの …

    Technical report of IEICE. DSP 102(168), 49-54, 2002-06-21

    References (9)

  • Gray-Scale/Color Image-Segmentation Architecture based on Cell-Network  [in Japanese]

    MORIMOTO Takashi , HARADA Youmei , KOIDE Tetsushi , MATTAUSCH Hans Jurgen

    画像分割処理は,入力として取り込んだ複雑な自然画像から個々の対象物を抽出する処理であり,オブジェクトベースの処理である画像認識や動き検出において重要な前処理である.本稿では,カラー・グレースケールの自然画像に対して,入力画像の全ての画素に対して並列に処理を行うことでリアルタイム処理を実現することが可能な画像分割処理アルゴリズムとディジタル回路で実現可能なアーキテクチャを提案する.提案アルゴリズムの …

    IEICE technical report. Circuits and systems 102(162), 49-54, 2002-06-21

    References (9)

  • A study of compact and multi-banks memory suitable for LSI  [in Japanese]

    INOUE Tomohiro , SASAKI Takahiro , HIRONAKA Tetsuo , KOIDE Tetsushi , MATTAUSCH Hans Jurgen

    同時発行命令数のの向上に伴い,キャッシュメモリ,主メモリへのアクセスが増加する傾向にある.この増加するアクセス要求に応え十分な性能を得るためには,高いアクセスバンド幅を持つメモリが必要となる,高いアクセスバンド幅を実現する手法としてメモリの多ポート化や多バンク化が挙げられる.しかし,これらの手法では,回路規模が非常に大きくなり,プロセッサの性能向上に求められる多ポート,かつ小面積なメモリを実現でき …

    Technical report of IEICE. VLD 102(164), 125-130, 2002-06-20

    References (5)

  • A study of compact and multi-banks memory suitable for LSI  [in Japanese]

    INOUE Tomohiro , SASAKI Takahiro , HIRONAKA Tetsuo , KOIDE Tetsushi , MATTAUSCH Hans Jurgen

    同時発行命令数のの向上に伴い,キャッシュメモリ,主メモリへのアクセスが増加する傾向にある.この増加するアクセス要求に応え十分な性能を得るためには,高いアクセスバンド幅を持つメモリが必要となる.高いアクセスバンド幅を実現する手法としてメモリの多ポート化や多バンク化が挙げられる.しかし,これらの手法では,回路規模が非常に大きくなり,プロセッサの性能向上に求められる多ポート,かつ小面積なメモリを実現でき …

    Technical report of IEICE. DSP 102(167), 125-130, 2002-06-20

    References (5)

  • A study of compact and multi-banks memory suitable for LSI  [in Japanese]

    INOUE Tomohiro , SASAKI Takahiro , HIRONAKA Tetsuo , KOIDE Tetsushi , MATTAUSCH Jurgen

    同時発行命令数のの向上に伴い,キャッシュメモリ,主メモリへのアクセスが増加する傾向にある.この増加するアクセス要求に応え十分な性能を得るためには,高いアクセスバンド幅を持つメモリが必要となる.高いアクセスバンド幅を実現する手法としてメモリの多ポート化や多バンク化が挙げられる.しかし,これらの手法では,回路規模が非常に大きくなり,プロセッサの性能向上に求められる多ポート,かつ小面積なメモリを実現でき …

    IEICE technical report. Circuits and systems 102(161), 125-130, 2002-06-20

    References (5) Cited by (5)

  • A VLSI Floorplanning Method Based on an Adaptive Genetic Algorithm  [in Japanese]

    NAKAYA Shingo , KOIDE Tetsushi , WAKABAYASHI Shin'ichi

    本論文ではVLSIレイアウト設計におけるフロアプランニング問題に対し,適応的遺伝的アルゴリズムに基づくフロアプランニング手法を提案する.提案手法では,問題の解をシーケンスペアを用いて染色体(個体)にコーディングし,フロアプラン問題用に新たに提案した複数の交差手法と突然変異確率を各染色体の適応度に応じて適応的に選択して適用することにより,短い計算時間で優良解を求めることを可能にしている.シミュレーテ …

    Transactions of Information Processing Society of Japan 43(5), 1361-1371, 2002-05-15

    IPSJ  References (12) Cited by (7)

  • The Processor IP for Research with Software Development Environment  [in Japanese]

    MITANI Yosuke , UCHIDA Hiroshi , HIRONAKA Tetsuo , JUERGEN Mattausch HANS , KOIDE Tetsushi

    SoC(System on Chip)設計における設計期間の短縮化および効率化のために必要不可欠となっているプロセッサIP(Intellectual Property:設計資産)の開発を行った.我々の研究用プロセッサIPは次のような特長を持つ.(1)既存のソフトウェア開発環境が利用可能な命令セットを使用した.(2)プロセッサの回路面積を可能な限り小さくするため, アーキテクチャ的な工夫をした(ノン …

    Technical report of IEICE. FTS 101(476), 121-126, 2001-11-29

  • A Timing - Driven Standard - Cell Placement Method Based on Cell - Clustering and the New Placement Model  [in Japanese]

    IWAUCHI Nobuyuki , WAKABAYASHI Shin'ichi , KOIDE Tetsushi

    本稿では大規模スタンダードセルLSI設計に対し、タイミング制約を陽に考慮した、新しい配置モデルに基づくスタンダードセル配置設計手法を提案する。提案手法ではセル配置を概略配置と詳細配置の2段階に分けて行なう。まず、提案手法の第1段階ではタイミング制約の基点となるレジスタに着目してセル同士をクラスタリングし、クラスタ集合を生成する。次に生成したクラスタを格子状(グローバルビン)に分割したチップエリア上 …

    情報処理学会研究報告システムLSI設計技術(SLDM) 2001(117(2001-SLDM-103)), 57-62, 2001-11-28

    IPSJ  References (8)

  • A Hierarchical Buffer Block Planning Method for ULSI Floorplanning  [in Japanese]

    OHSAKO Masakazu , WAKABAYASHI Shin'ichi , KOIDE Tetsushi

    本稿では、チップ領域をグローバルビンに分割し、タイミングを考慮したバッファブロックプランニングを階層的に行う手法を提案する。提案手法ではバッファブロックプランニングを2段階で行う。まず第1段階では複数のネットに対するバッファブロックプランニング問題を最小コストフロー問題として定式化することにより概略的なバッファブロックプランニングを行なう。また提案手法では、バッファブロックプランニングを行う前に、 …

    情報処理学会研究報告システムLSI設計技術(SLDM) 2001(117(2001-SLDM-103)), 51-56, 2001-11-28

    IPSJ  References (9)

  • The Processor IP for Research with Software Development Environment  [in Japanese]

    MITANI Yosuke , UCHIDA Hiroshi , HIRONAKA Tetsuo , JUERGEN Mattausch HANS , KOIDE Tetsushi

    SoC(System on Chip)設計における設計期間の短縮化および効率化のために必要不可欠となっているプロセッサIP(Intellectual Property:設計資産)の開発を行った.我々の研究用プロセッサIPは次のような特長を持つ.(1)既存のソフトウェア開発環境が利用可能な命令セットを使用した.(2)プロセッサの回路面積を可能な限り小さくするため, アーキテクチャ的な工夫をした(ノン …

    Technical report of IEICE. ICD 101(470), 121-126, 2001-11-22

    References (5)

  • The Processor IP for Research with Software Development Environment  [in Japanese]

    MITANI Yosuke , UCHIDA Hiroshi , HIRONAKA Tetsuo , JUERGEN Mattausch HANS , KOIDE Tetsushi

    Soc(System on Chip)設計における設計期間の短縮化および効率化のために必要不可欠となっているプロセッサIP(Intellectual Property:設計資産)の開発を行った.我々の研究用プロセッサIPは次のような特長を持つ.(1)既存のソフトウェア開発環境が利用可能な命令セットを使用した.(2)プロセッサの回路面積を可能な限り小さくするため, アーキテクチャ的な工夫をした(ノン …

    Technical report of IEICE. VLD 101(467), 121-126, 2001-11-22

    References (5) Cited by (2)

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