藤岡 弘 FUJIOKA Hiromu

ID:1000040029228

福井工業大学 経営情報学科 Dept. of Management and Information Science, Fukui University of Technology (2006年 CiNii収録論文より)

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Articles:  1-20 of 90

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  • D-11-127 Boundary Extraction for Fine Structure Measurement in SEM Image of LSI by Using Scale-space Theory  [in Japanese]

    Midoh Y. , Nakamae K. , Fujioka H.

    Proceedings of the IEICE General Conference 2006年_情報・システム(2), 127, 2006-03-08

  • D-11-129 Pattern matching between an SEM exposed pattern image of LSI fine structures and CAD layout data by using the relaxation method  [in Japanese]

    Miura Katsuyoshi , Fujita Masashi , Nakamae Koji , Fujioka Hiromu

    Proceedings of the IEICE General Conference 2005年_情報・システム(2), 129, 2005-03-07

  • D-11-118 Boundary Extraction in the SEM Cross Section of LSI by Multiple Gaussian Filtering  [in Japanese]

    Midoh Y. , Nakamae K. , Fujioka H.

    Proceedings of the IEICE General Conference 2005年_情報・システム(2), 118, 2005-03-07

  • LSI fault diagnosis by using functional test result and netlist extracted from CAD layout data  [in Japanese]

    MIURA Katsuyoshi , NAKAMAE Koji , FUJIOKA Hiromu

    LSIのCADレイアウトから抽出したネットリストを用いて, 外部観測型テスト装置であるLSIテスタにより故障診断を行い, これにより得られた故障候補を, EBテスタ, LVP(laser voltage prober), 時間分解エミッション顕微鏡などの内部波形が観測可能な内部観測型テスト装置(プローバ)での故障絞込みに活用する手法を提案している.設計時のネットリストや, 診断用テストベクトルの生 …

    Technical report of IEICE. ICD 104(629), 47-51, 2005-01-21

    References (13)

  • LSI fault diagnosis by using functional test result and netlist extracted from CAD layout data  [in Japanese]

    MIURA Katsuyoshi , NAKAMAE Koji , FUJIOKA Hiromu

    LSIのCADレイアウトから抽出したネットリストを用いて, 外部観測型テスト装置であるLSIテスタにより故障診断を行い, これにより得られた故障候補を, EBテスタ, LVP(laser voltage prober), 時間分解エミッション顕微鏡などの内部波形が観測可能な内部観測型テスト装置(プローバ)での故障絞込みに活用する手法を提案している. 設計時のネットリストや, 診断用テストベクトルの …

    IEICE technical report. Component parts and materials 104(627), 47-51, 2005-01-21

    References (13)

  • Path delay fault diagnosis in combinational circuits under EB tester environment  [in Japanese]

    ZENDA Yohei , NAKAMAE Koji , FUJIOKA Hiromu

    EBテスタ環境下における組合せ回路に対する、Suspect circuit表現を用いたパス遅延故障診断アルゴリズムを提案している。 Suspect circuit表現は、結果原因分析法から得る。その手法はCreateSC, PathTracineEliminatePath, BackTraceの4つの手続きから構成される。 CreateSCの再帰呼び出しによって、故障主出力からsusoect ci …

    Technical report of IEICE. ICD 103(647), 29-34, 2004-01-29

    References (10)

  • Path delay fault diagnosis in combinational circuits under EB tester environment  [in Japanese]

    ZENDA Yohei , NAKAMAE Koji , FUJIOKA Hiromu

    EBテスタ環境下における組合せ回路に対する、Suspect circuit表現を用いたパス遅延故障診断アルゴリズムを提案している。 Suspect circuit表現は、結果原因分析法から得る。その手法はCreateSC, PathTracineEliminatePath, BackTraceの4つの手続きから構成される。 CreateSCの再帰呼び出しによって、故障主出力からsusoect ci …

    IEICE technical report. Component parts and materials 103(645), 29-34, 2004-01-29

    References (10)

  • Evaluation of Wafer Test Process Environment by Using Multi-Product, Small-Sized Logic LSI Real Production Data : LSI Testers with Multi-DUT Load Board and Production Dispatching Rules  [in Japanese]

    TACHINO Yoshihide , NAKAMAE Koji , FUJIOKA Hiromu

    少量多品種ロジックLSIの実製造デバイスデータを用いた離散事象駆動型のシミュレーション解析により,TATとコストを重視する場合のそれぞれについて,同時測定可能LSIテスタ環境(性能と台数)及びロット割付アルゴリズムを決定する.少量多品種ロジックLSIとしてワンチップマイクロコンピュータを取り上げ,240製品種に対する実製造デバイスデータを用いている.テスト環境として,多数のダイを同時に測定できるL …

    The Transactions of the Institute of Electronics, Information and Communication Engineers C 86(11), 1191-1201, 2003-11-01

    References (12) Cited by (1)

  • VLSI Test Process Simulator with Human Factor  [in Japanese]

    Matsuo Tatsuru , Nakamae Koji , Fujioka Hiromu

    Proceedings of the Society Conference of IEICE 2003年_エレクトロニクス(2), 76, 2003-09-10

  • Technological Trends in LSI Testing  [in Japanese]

    NAKAMAE Koji , FUJIOKA Hiromu

    LSIテスティング(検査・評価・解析手法,及び装置)の最近の動向が,大阪にて毎年開催されているLSIテスティングシンポジウムの最近の講演内容を中心にして,設計,ウェーハ処理工程,ウェーハ処理工程後のテスト行程の各段階に分類して解説されている.

    The Transactions of the Institute of Electronics,Information and Communication Engineers. C 86(2), 103-114, 2003-02-01

    References (58) Cited by (1)

  • Fault tracing of the SoC by utilizing successive circuit extraction from the layout : Fault tracing of the IP designed in a boundary scan manner  [in Japanese]

    MIURA Katsuyoshi , NAKAMAE Koji , FUJIOKA Hiromu

    本報告では,レイアウトから抽出された回路情報を用いて,バウンダリスキャン設計されたIP(intellectual property)を含むSoC(system on chip)の故障追跡を行う手法を提案している.多様なスタイルにより設計されたIPが混在するSoCに適用可能にするため,レイアウトをフラット化してから回路抽出する.処理時間,メモリ消費量の増大を防ぐ為,問題となるIPのみをフラット化し, …

    Technical report of IEICE. ICD 102(622), 47-52, 2003-01-23

    References (10)

  • Fault tracing of the SoC by utilizing successive circuit extraction from the layout : Fault tracing of the IP designed in a boundary scan manner  [in Japanese]

    MIURA Katsuyoshi , NAKAMAE Koji , FUJIOKA Hiromu

    本報告では,レイアウトから抽出された回路情報を用いて,バウンダリスキャン設計されたIP(intellectual property)を含むSoC(system on chip)の故障追跡を行う手法を提案している.多様なスタイルにより設計されたIPが混在するSoCに適用可能にするため,レイアウトをフラット化してから回路抽出する.処理時間,メモリ消費量の増大を防ぐ為,問題となるIPのみをフラット化し, …

    IEICE technical report. Component parts and materials 102(620), 47-52, 2003-01-23

    References (10)

  • Evaluation of Inspection Process Strategies through VLSI Wafer-Process Simulation Analysis  [in Japanese]

    NAKATA Haruki , NAKAMAE Koji , FUJIOKA Hiromu , NISHIYAMA Hidetoshi

    簡易型VLSI球状パーティクル起因の歩留り予測シミュレータとイベント駆動シミュレーション技法を組み合わせて,連続した12工程からなる部分的なDRAM製造工程におけるインラインでのウェーハ検査プロセス戦略の経済性を定量的に評価した.低感度,低コスト検査装置から高感度,高コストの検査装置にわたる6種類の検査装置を考慮した.使用検査装置,検査プロセスの配置,ウェーハ抜取り頻度,異常判定条件が検査プロセス …

    The Transactions of the Institute of Electronics,Information and Communication Engineers. C 85(11), 1016-1027, 2002-11-01

    References (15) Cited by (5)

  • Evaluation of DRAM-repair configuration and analysis  [in Japanese]

    Zenda Youhei , Nakamae Koji , Fujioka Hiromu

    Proceedings of the Society Conference of IEICE 2002年_エレクトロニクス(2), 94, 2002-08-20

  • Computer graphic system for design of LSI package visual inspection system  [in Japanese]

    Hashimoto Yoshiaki , Nakamae Koji , Fujioka Hiromu

    Proceedings of the Society Conference of IEICE 2002年_エレクトロニクス(2), 70, 2002-08-20

  • Lowering FIB Acceleration Voltage in the EB/FIB Integrated Test System  [in Japanese]

    Kobatake T. , Miura K. , Nakamae K. , Fujioka H.

    Proceedings of the Society Conference of IEICE 2002年_エレクトロニクス(2), 69, 2002-08-20

  • Evaluation of yield-killing source analysis using SEM wafer inspection system through a simulation method  [in Japanese]

    Nishimura Nobuaki , Nakamae Koji , Fujioka Hiromu

    Proceedings of the Society Conference of IEICE 2002年_エレクトロニクス(2), 68, 2002-08-20

  • Estimation of electron beam profile from SEM image by using Wavelet multiresolution analysis  [in Japanese]

    Chikahisa M. , Nakamae K. , Fujioka H.

    Proceedings of the Society Conference of IEICE 2002年_エレクトロニクス(2), 67, 2002-08-20

  • Fine Structure Measurement Algorithm in the SEM Cross Section of LSI  [in Japanese]

    Midoh Y , Miura K , Nakamae K , Fujioka H

    Proceedings of the IEICE General Conference 2002年_エレクトロニクス(2), 86, 2002-03-07

  • EB/FIB Integrated Test System  [in Japanese]

    NAKAMAE Koji , FUJIOKA Hiromu

    電子ビーム(EB)テストシステムと集束イオンビーム(FIB)加工装置を統合化したテストシステムを紹介する。この統合化テストシステムにより、LSIテスタにより故障が検出されたLSIの故障領域(箇所)の絞り込みをEBテストシステムにより行い、その後、FIB加工装置により故障箇所の特定と修復および検証を行う一連の故障診断・修復過程が迅速に行える。

    Technical report of IEICE. ICD 101(518), 1-8, 2001-12-13

    References (15)

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