浅田 邦博 Asada K.

ID:1000070142239

東京大学大規模集積システム設計教育研究センター VLSI Design and Education Center, University of Tokyo (2015年 CiNii収録論文より)

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Articles:  1-20 of 279

  • C-12-39 Single Photon Avalanche Diode Based on Standard CMOS Technology  [in Japanese]

    Yang Xiao , Zhu Hongbo , Nakura Toru , Asada Kunihiro

    Proceedings of the IEICE General Conference 2015年_エレクトロニクス(2), 100, 2015-02-24

  • D-10-2 Stress-Balance Flip-Flops for NBTI Tolerant Circuit based on Fine-Grain Redundancy  [in Japanese]

    Nakasato Teruki , Nakura Toru , Asada Kunihiro

    Proceedings of the IEICE General Conference 2012年_情報・システム(1), 177, 2012-03-06

  • C-12-71 An Effect of Variability to RF Circuits for Phased Array Systems  [in Japanese]

    Kikkawa Toshiyuki , Nakura Toru , Asada Kunihiro

    Proceedings of the IEICE General Conference 2012年_エレクトロニクス(2), 143, 2012-03-06

  • C-12-28 An Automatic Phase Control Circuit for Phased Array Antenna Systems  [in Japanese]

    Kikkawa Toshiyuki , Nakura Toru , Asada Kunihiro

    Proceedings of the Society Conference of IEICE 2011年_エレクトロニクス(2), 103, 2011-08-30

  • On-Chip Resonant Supply Noise Reduction Using Active Decoupling Capacitors  [in Japanese]

    KIM Jinmyoung , NAKURA Toru , TAKATA Hidehiro , ISHIBASHI Koichiro , IKEDA Makoto , ASADA Kunihiro

    本研究はDVSシステムにおいて高速ホッピングで発生する電源共振雑音を低減するための回路技術を利用したディキャップ増幅手法を提案する。電源電圧状態に応じてディキャップをスイッチング制御することによって従来の受動ディキャップと比べ、より効果的に電源共振雑音低減と電源電圧安定時間向上が期待できる。0.18μm CMOSプロセスを利用して試作したテストチップの測定結果、65.8%の雑音低減効果と96%の電 …

    IEICE technical report 111(151), 69-72, 2011-07-14

    References (6)

  • All-Digital PMOS and NMOS Process Variability Monitor Utilizing Shared Buffer Ring and Ring Oscillator  [in Japanese]

    IIZUKA Tetsuya , ASADA Kunihiro

    本論文ではリング型バッファチェインとリングオシレータを共有した構造を持つオンチッププロセスばらつきモニタ回路を提案する。提案回路ではリング型バッファモード時にリング内を伝搬するパルスの幅がリングを構成するバッファの立ち上がりおよび立ち下がり遅延時間に依存して変化する性質を利用し、そのパルスが消失するまでの回転数、およびパルス消失後のバッファ出力の極性をモニタすることでバッファの立ち上がり・立ち下が …

    IEICE technical report 111(151), 63-68, 2011-07-14

    References (10)

  • Optimzing Hardware Design of Realtime 3D Mesh Generation for Light Section Range Finders  [in Japanese]

    HATTORI Keishi , IKEDA Makoto , ASADA Kunihiro

    ハードウェア上でリアルタイムメッシュ生成が行える新しいメッシュ簡素化アルゴリズムを提案した.アルゴリズムを実装し性能を測定した.

    ITE Technical Report 35.19(0), 1-4, 2011

    J-STAGE  References (8)

  • An Automatic Test Generation Framework for Digitally-Assisted Analog Circuit  [in Japanese]

    KOMATSU Satoshi , ABBAS Mohamed , FURUKAWA Yasuo , ASADA Kunihiro

    本稿では、高速シリアルリンク内の適応型イコライザを題材としてディジタルアシストアナログ回路技術を用いた回路向けの自動テスト・スティミュラス生成技術を提案・評価している.筆者らが提案しているダイナミック・シグネチャベースのテスト手法において,対象の故障に対して,故障のあるデバイスと故障の無いデバイスのシグネチャの差をできるだけ最大化するようなテスト・スティミュラスを自動生成するために,遺伝的アルゴリ …

    IEICE technical report 110(210), 25-30, 2010-09-20

    References (17)

  • C-12-23 Characterization of Reduced-area All Digital Process Variability Monitor  [in Japanese]

    Jeong Jaehyun , Iizuka Tetsuya , Nakura Toru , Ikeda Makoto , Asada Kunihiro

    Proceedings of the Society Conference of IEICE 2010年_エレクトロニクス(2), 84, 2010-08-31

  • On-Chip Supply Resonance Noise Reduction Method for Multi-IP Cores Utilizing Parasitic Capacitance of Sleep Blocks  [in Japanese]

    KIM Jinmyoung , NAKURA Toru , TAKATA Hidehiro , ISHIBASHI Koichiro , IKEDA Makoto , ASADA Kunihiro

    複数IP回路中にあるスリープブロックの寄生容量を用いた電源共振雑音低減手法を提案した.内部回路そのものが持っている寄生容量を用いて電源雑音を抑えるため、既存のオンチップMOSゲートコンデンサより小面積ながらも効果的に電源雑音をキャンセルすることが可能である.0.18μm CMOSプロセスを用いて試作したテストチップの実測結果から急激な電源が変動する場合とあるブロックをスリープ状態からアクティブ状態 …

    IEICE technical report 110(183), 1-4, 2010-08-19

    References (7)

  • On-Chip Supply Resonance Noise Reduction Method for Multi-IP Cores Utilizing Parasitic Capacitance of Sleep Blocks  [in Japanese]

    KIM Jinmyoung , NAKURA Toru , TAKATA Hidehiro , ISHIBASHI Koichiro , IKEDA Makoto , ASADA Kunihiro

    複数IP回路中にあるスリープブロックの寄生容量を用いた電源共振雑音低減手法を提案した.内部回路そのものが持っている寄生容量を用いて電源雑音を抑えるため、既存のオンチップMOSゲートコンデンサより小面積ながらも効果的に電源雑音をキャンセルすることが可能である.0.18μm CMOSプロセスを用いて試作したテストチップの実測結果から急激な電源が変動する場合とあるブロックをスリープ状態からアクティブ状態 …

    IEICE technical report 110(182), 1-4, 2010-08-19

    References (7)

  • Buffer-Ring-Based All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Effect  [in Japanese]

    IIZUKA Tetsuya , NAKURA Toru , ASADA Kunihiro

    本論文では、リング型バッファチェインとパルスカウンタを用いたプロセスばらつきモニタを提案し、その理論的解析を行う。提案回路ではリング型バッファチェイン内を伝搬するパルスの幅がリングを構成するバッファの立ち上がりおよび立ち下がり遅延時間に依存して変化する性質を利用し、そのパルスが消失するまでの回転数、およびパルス消失後のバッファ出力の極性をモニタすることでバッファの立ち上がり・立ち下り時間の差を検出 …

    IEICE technical report 110(140), 15-20, 2010-07-15

    References (11)

  • C-12-39 A Pulse Width Memory Using Inverter Chain  [in Japanese]

    Jeong Jaehyun , Iizuka Tetsuya , Nakura Toru , Ikeda Makoto , Asada Kunihiro

    Proceedings of the IEICE General Conference 2010年_エレクトロニクス(2), 116, 2010-03-02

  • C-12-16 Cascaded Time Difference Amplifier using Differential Logic Delay Cell  [in Japanese]

    Mandai Shingo , Nakura Toru , Ikeda Makoto , Asada Kunihiro

    Proceedings of the IEICE General Conference 2010年_エレクトロニクス(2), 93, 2010-03-02

  • Analysis on Light Transmission through Multi-Metal-Layers for CMOS Image Sensors  [in Japanese]

    KIM Yunkyung , IKEDA Makoto , ASADA Kunihiro

    With the downscaling of CMOS technology, interconnect layers are multi-stratified since the number of metal levels has increased. However, this multi-metal-layer structure above the photodiodes affect …

    The Journal of The Institute of Image Information and Television Engineers 64(3), 419-422, 2010-03-01

    J-STAGE  References (9)

  • Buffer-Ring-Based All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Effect  [in Japanese]

    IIZUKA Tetsuya , NAKURA Toru , ASADA Kunihiro

    本論文では、リング型バッファチェインとパルスカウンタを用いたプロセスばらつきモニタを提案し、その理論的解析を行う。提案回路ではリング型バッファチェイン内を伝搬するパルスの幅がリングを構成するバッファの立ち上がりおよび立ち下がり遅延時間に依存して変化する性質を利用し、そのパルスが消失するまでの回転数、およびパルス消失後のバッファ出力の極性をモニタすることでバッファの立ち上がり・立ち下り時間の差を検出 …

    ITE Technical Report 34.29(0), 15-20, 2010

    J-STAGE  References (11)

  • Skewed Pixel Arrays Optical Position Sensor for High Accuracy

    Song Xiaoxu , Kim Kannam , Sasaki Masahiro , Ikeda Mkoto , Asada Kunihiro

    本研究はるCMOSフォトダイオードピクセルアレイにおいて、最小ピクセルピッチで制限される空間解像度の制約を乗り越えるため新たにスキューを用いた1次元光学的ポジションセンサーを提案する。実際のノイズを考慮した入射光において、スキューピクセルアレイの有効性を検討し、そのシミュレーション結果によって、それぞれのピーク検出アルゴリズムに最適なセンサーの分割スキュー数を示した。

    ITE Technical Report 34.19(0), 5-8, 2010

    J-STAGE  References (8)

  • 3-D Range-Finding Image Sensor Using Row-Parallel Embedded Binary Search Tree and Address Encoder  [in Japanese]

    MANDAI Shingo , IKEDA Makoto , ASADA Kunihiro

    光切断法に基づく三次元形状計測システムは,光の照射と簡易な距離計算により,高精度そして高速な三次元形状計測を可能にする.本稿では,シート光を用いた光切断法による三次元形状計測イメージセンサのための行並列走査とアドレスエンコーディング手法,また,その回路実装について述べる,我々は,デジタルピクセル回路の二値化を高速に行う電流型蓄積方式,物体で反射した光によって露光したピクセルを高速に走査そしてそのピ …

    ITE Technical Report 34.16(0), 5-8, 2010

    J-STAGE  References (8) Cited by (1)

  • C-12-33 Time-to-Digital Convertor using Time Di・erence Amplifier  [in Japanese]

    Mandai Shingo , Nakura Toru , Ikeda Makoto , Asada Kunihiro

    Proceedings of the Society Conference of IEICE 2009年_エレクトロニクス(2), 97, 2009-09-01

  • A-1-19 Skewed Pixel Array of Optical Position Sensor for High Accuracy  [in Japanese]

    Kim Kangnam , Nakura Toru , Ikeda Makoto , Asada Kunihiro

    Proceedings of the IEICE General Conference 2009年_基礎・境界, 19, 2009-03-04

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