藤吉 邦洋 FUJIYOSHI Kunihiro

ID:1000080242569

東京農工大学大学院工学府電気電子工学専攻 Department of Electrical and Electronic Engineering, Tokyo University of Agriculture and Technology (2015年 CiNii収録論文より)

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Articles:  1-20 of 106

  • A-1-8 A Study of Method Merging Paper Patterns for Automatic Marking System  [in Japanese]

    Harada Masayuki , Fujiyoshi Kunihiro

    Proceedings of the IEICE General Conference 2015年_基礎・境界, 8, 2015-02-24

  • Improvement of Simulated Annealing Search Based on Tree Representations  [in Japanese]

    BANNO Takaaki , FUJIYOSHI Kunihiro

    Simulated Annealing法は物理現象である焼きなましを模倣した手法であり、冷却スケジュールにしたがって温度を低下させながら、隣接解生成方法により定まる解空間の中で、良い解を確率的に探索する。Simulated Annealing法を用いて解を探索するためには隣接解生成方法を定義しなければならないが、解の表現に木を用いている場合には、元の木と似た木を隣接解として生成する方法は探索効率が …

    IEICE technical report. Nonlinear problems 114(250), 1-6, 2014-10-16

  • Improvement of Simulated Annealing Search Based on Tree Representations  [in Japanese]

    BANNO Takaaki , FUJIYOSHI Kunihiro

    Simulated Annealing法は物理現象である焼きなましを模倣した手法であり、冷却スケジュールにしたがって温度を低下させながら、隣接解生成方法により定まる解空間の中で、良い解を確率的に探索する。Simulated Annealing法を用いて解を探索するためには隣接解生成方法を定義しなければならないが、解の表現に木を用いている場合には、元の木と似た木を隣接解として生成する方法は探索効率が …

    IEICE technical report. Circuits and systems 114(249), 1-6, 2014-10-16

  • A-3-4 A Method for Optimizing Problem of Photo-Diode Array (PDA) Partitioning  [in Japanese]

    IMANO Takahisa , FUJIYOSHI Kunihiro

    Proceedings of the IEICE General Conference 2014年_基礎・境界, 51, 2014-03-04

  • An Effective Solution Space for Simulated Annealing  [in Japanese]

    TEZUKA Hiroshi , FUJIYOSHI Kunihiro

    Simulated Annealing法は焼きなましと呼ばれる物理現象を模倣した手法であり,冷却スケジュールにしたがって温度を降下させながら,隣接解生成法により定まる解空間の中で,良い解を確率的に探索する.Simulated Annealing法を用いて解を探索するためには,「隣接解生成法」定義し解空間を張る必要がある.これまでに提案されてきた隣接解生成法をみてみると,そのほとんどが,規模の大きい …

    Technical report of IEICE. VLD 113(454), 55-60, 2014-03-03

  • Representation of Stacked-Rectangular-Dissection for 3D-LSI Floorplan  [in Japanese]

    OHTA Hidenori , FUJIYOSHI Kunihiro

    LSIレイアウト設計において,しばしばチップを表す矩形を水平方向,垂直方向の分割線により矩形形状の領域(部屋)に分割させた矩形分割を求め,これをフロアプランとして,各々の部屋にモジュールを割り当てて配置する.近年,複数の能動層を重ねた3D-LSIの開発が注目されているが,そのレイアウト設計では,異なる二つの能動層間を結ぶビア(TSV),複数の能動層を通過するサーマルビアを配置することを考慮しなくて …

    The IEICE transactions on information and systems (Japanese edition) 97(1), 204-215, 2014-01

  • Adjacent Common Centroid Placement for Analog IC Layout Design  [in Japanese]

    MUROTATSU Kenichiro , FUJIYOSHI Kunihiro

    モノリシックICは、シリコンチップ上に一体構造として作り込まれた素子の素子値の絶対誤差は大きいが相対ばらつきは小さいことが知られており、この性質を利用してスイッチトキャパシタなどに用いられる。しかし、より高い精度の回路を実現することが求められる場合、指定された素子対の集合を共通の点に対して点対称に配置せよという共通重心制約を満たすことで、素子値のばらつきを相殺して比の精度を高めることができ、これは …

    Technical report of IEICE. VLD 113(320), 13-18, 2013-11-27

  • Adjacent Common Centroid Placement for Analog IC Layout Design  [in Japanese]

    MUROTATSU Kenichiro , FUJIYOSHI Kunihiro

    モノリシックICは、シリコンチップ上に一体構造として作り込まれた素子の素子値の絶対誤差は大きいが相対ばらつきは小さいことが知られており、この性質を利用してスイッチトキャパシタなどに用いられる。しかし、より高い精度の回路を実現することが求められる場合、指定された素子対の集合を共通の点に対して点対称に配置せよという共通重心制約を満たすことで、素子値のばらつきを相殺して比の精度を高めることができ、これは …

    IEICE technical report. Dependable computing 113(321), 13-18, 2013-11-27

  • A Method for Photo-Diode Array(PDA)Partitioning Problem  [in Japanese]

    IMANO Takahisa , FUJIYOSHI Kunihiro

    Proceedings of the Society Conference of IEICE 2013年_基礎・境界, 47, 2013-09-03

  • An Automatic Marking Method for Paper Patterns for Clothes by Simulated Annealing  [in Japanese]

    HARADA Masayuki , OHSHIMA Tsuyoshi , FUJIYOSHI Kunihiro

    マーキングとは洋服の型紙を布地に配置することであり,その工程を自動化したものは自動マーキングシステムと呼ばれ,布地に型紙を密に配置することが求められる.この問題に対して,型紙を矩形集合へ近似して表現方法に基づきSimulated Annealing法で配置探索を行う方法や,型紙を1枚ずつ左下に詰めて配置していく手法,数理計画法を用いた手法などが研究されてきた.本研究では短時間に多くの配置を効率よく …

    Technical report of IEICE. VLD 113(119), 189-193, 2013-07-11

  • An Automatic Marking Method for Paper Patterns for Clothes by Simulated Annealing  [in Japanese]

    HARADA Masayuki , OHSHIMA Tsuyoshi , FUJIYOSHI Kunihiro

    マーキングとは洋服の型紙を布地に配置することであり,その工程を自動化したものは自動マーキングシステムと呼ばれ,布地に型紙を密に配置することが求められる.この問題に対して,型紙を矩形集合へ近似して表現方法に基づきSimulated Annealing法で配置探索を行う方法や,型紙を1枚ずつ左下に詰めて配置していく手法,数理計画法を用いた手法などが研究されてきた.本研究では短時間に多くの配置を効率よく …

    IEICE technical report. Signal processing 113(120), 189-193, 2013-07-11

  • An Automatic Marking Method for Paper Patterns for Clothes by Simulated Annealing  [in Japanese]

    HARADA Masayuki , OHSHIMA Tsuyoshi , FUJIYOSHI Kunihiro

    マーキングとは洋服の型紙を布地に配置することであり,その工程を自動化したものは自動マーキングシステムと呼ばれ,布地に型紙を密に配置することが求められる.この問題に対して,型紙を矩形集合へ近似して表現方法に基づきSimulated Annealing法で配置探索を行う方法や,型紙を1枚ずつ左下に詰めて配置していく手法,数理計画法を用いた手法などが研究されてきた.本研究では短時間に多くの配置を効率よく …

    IEICE technical report. Circuits and systems 113(118), 189-193, 2013-07-11

  • An Automatic Marking Method for Paper Patterns for Clothes by Simulated Annealing  [in Japanese]

    HARADA Masayuki , OHSHIMA Tsuyoshi , FUJIYOSHI Kunihiro

    マーキングとは洋服の型紙を布地に配置することであり,その工程を自動化したものは自動マーキングシステムと呼ばれ,布地に型紙を密に配置することが求められる.この問題に対して,型紙を矩形集合へ近似して表現方法に基づきSimulated Annealing法で配置探索を行う方法や,型紙を1枚ずつ左下に詰めて配置していく手法,数理計画法を用いた手法などが研究されてきた.本研究では短時間に多くの配置を効率よく …

    Mathematical Systems Science and its Applications : IEICE technical report 113(121), 189-193, 2013-07-11

  • A Branch-and-Bound Placement on Overlapped Printed Wiring Boards  [in Japanese]

    MATSUURA Tetsuya , FUJIYOSHI Kunihiro

    機器を小型化するためにプリント基板が重ねて配置されるが,このとき,重ねられるプリント基板の向か い合う面にも素子が置かれるため,背の高い素子同士が向かい合うとプリント基板間の距離が大きくなる.そこで, 素子の高さを考慮した素子配置手法が望まれる.プリント基板上に配置される素子数は少ないので,本研究では,分 枝限定法を用いてどんな素子配置でも探索可能なことが保証できる手法を提案する.探索は,各素子対 …

    IEICE technical report. Communication systems 112(486), 163-168, 2013-03-14

  • A Branch-and-Bound Placement on Overlapped Printed Wiring Boards  [in Japanese]

    MATSUURA Tetsuya , FUJIYOSHI Kunihiro

    機器を小型化するためにプリント基板が重ねて配置されるが,このとき,重ねられるプリント基板の向か い合う面にも素子が置かれるため,背の高い素子同士が向かい合うとプリント基板間の距離が大きくなる.そこで, 素子の高さを考慮した素子配置手法が望まれる.プリント基板上に配置される素子数は少ないので,本研究では,分 枝限定法を用いてどんな素子配置でも探索可能なことが保証できる手法を提案する.探索は,各素子対 …

    IEICE technical report. Circuits and systems 112(484), 163-168, 2013-03-14

  • A Branch-and-Bound Placement on Overlapped Printed Wiring Boards  [in Japanese]

    MATSUURA Tetsuya , FUJIYOSHI Kunihiro

    機器を小型化するためにプリント基板が重ねて配置されるが,このとき,重ねられるプリント基板の向か い合う面にも素子が置かれるため,背の高い素子同士が向かい合うとプリント基板間の距離が大きくなる.そこで, 素子の高さを考慮した素子配置手法が望まれる.プリント基板上に配置される素子数は少ないので,本研究では,分 枝限定法を用いてどんな素子配置でも探索可能なことが保証できる手法を提案する.探索は,各素子対 …

    IEICE technical report. Signal processing 112(485), 163-168, 2013-03-14

  • An Efficient Solution Space for Floorplan of 3D-LSI  [in Japanese]

    TEZUKA Hiroshi , FUJIYOSHI Kunihiro

    三次元LSIフロアプランの効率の良い探索を可能にするため,単一のsequence-pairと数列を用いた表現方法とその隣接解生成法を提案する.そして,各層にsequence-pairを割り当て表現する方法との比較実験により有効性を確認した.

    The Transactions of the Institute of Electronics, Information and Communication Engineers. A 96(3), 129-133, 2013-03-01

    References (9)

  • On Handling Cell Placement with Adjacent Common Centroid Constraints for Analog IC Layout Design  [in Japanese]

    FUJIYOSHI Kunihiro , UE Keitaro

    モノリシックICは、シリコンチップ上に一体構造として作り込まれた素子の素子値の絶対誤差(素子の設計値に対する実際の値のズレ)は大きいが相対ばらつき(チップ内の素子の絶対誤差の差の最大値)は小さいことが知られている。そのため、アナログIC内で素子値の比の誤差をできるだけ小さくしたい場合、それぞれの素子を2等分割し、共通の点(共通重心)に対して点対称に配置設計することが行われる。この問題に対し、セルの …

    IEICE technical report. Dependable computing 112(321), 165-170, 2012-11-19

    References (14)

  • On Handling Cell Placement with Adjacent Common Centroid Constraints for Analog IC Layout Design  [in Japanese]

    FUJIYOSHI Kunihiro , UE Keitaro

    モノリシックICは、シリコンチップ上に一体構造として作り込まれた素子の素子値の絶対誤差(素子の設計値に対する実際の値のズレ)は大きいが相対ばらつき(チップ内の素子の絶対誤差の差の最大値)は小さいことが知られている。そのため、アナログIC内で素子値の比の誤差をできるだけ小さくしたい場合、それぞれの素子を2等分割し、共通の点(共通重心)に対して点対称に配置設計することが行われる。この問題に対し、セルの …

    Technical report of IEICE. VLD 112(320), 165-170, 2012-11-19

    References (14)

  • A-3-3 An Efficient Solution Space for Floorplan of 3D-LSI  [in Japanese]

    TEZUKA Hiroshi , FUJIYOSHI Kunihiro

    Proceedings of the Society Conference of IEICE 2012年_基礎・境界, 50, 2012-08-28

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