河野 一郎 KONO Ichiro

ID:9000004152233

株式会社日立製作所 Hitachi Corporation (2001年 CiNii収録論文より)

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  • Method of Estimating Gate Delay for High-frequency CMOS Circuits Using Laplace Transform Solution  [in Japanese]

    KONO Ichiro , KATO Naoki

    本稿では、数百MHz動作の高性能ロジックLSIについての動作高速検証を可能にする技術として、CMOSゲートディレイ計算方法(GALLOP法)を提案する。本方法ha、ゲートと配線負荷についての方程式を、従来の時間領域の反復数値解法に代えてLaplace領域の解析的解法で解くことにより、回路シミュレータ並みの精度を1/1000以下の計算時間で実現する。

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 30周年記念誌, 121-126, 2001-09-27

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