深作 克彦 FUKASAKU K.

ID:9000004968889

ソニー株式会社 SONY Corporation (2007年 CiNii収録論文より)

Search authors sharing the same name

Articles:  1-8 of 8

  • A 45nm High Performance Bulk Logic Platform Technology (CMOS6) using Ultra High NA(1.07) Immersion Lithography with Hybrid Dual-Damascene Structure and Porous Low-k BEOL  [in Japanese]

    NII H. , SANUKI T. , OKAYAMA Y. , OTA K. , IWAMOTO T. , FUJIMAKI T. , KIMURA T. , WATANABE R. , KOMODA T. , EIHO A. , AIKAWA K. , YAMAGUCHI H. , MORIMOTO R. , OHSHIMA K. , YOKOYAMA T. , MATSUMOTO T. , HACHIMINE K. , SOGO Y. , SHINO S. , KANAI S. , YAMAZAKI T. , TAKAHASHI S. , MAEDA H. , IWATA T. , OHNO K. , TAKEGAWA Y. , OISHI A. , TOGO M. , FUKASAKU K. , TAKASU Y. , YAMASAKI H. , INOKUMA H. , MATSUO K. , SATO T. , NAKAZAWA M. , KATAGIRI T. , NAKAZAWA K. , SHINYAMA T. , TETSUKA T. , FUJITA S. , KAGAWA Y. , NAGAOKA K. , MURAMATSU S. , IWASA S. , MIMOTOGI S. , YOSHIDA K. , SUNOUCHI K. , IWAI M. , SAITO M. , IKEDA M. , ENOMOTO Y. , NARUSE H. , IMAI K. , YAMADA S. , NAGASHIMA N. , KUWATA T. , MATSUOKA F.

    We present the state-of-the-art 45nm high performance bulk logic platform technology which utilizes, for the first time in the industry, ultra high NA (1.07) immersion lithography to realize highly do …

    IEICE technical report 106(504), 9-12, 2007-01-19

    References (1)

  • Suppression effects of threshold voltage variation of Ni FUSI gate electrode for 45nm node and beyond LSTP and SRAM devices  [in Japanese]

    Okayama Y. , Saito T. , Oishi A. , Nakajima K. , 松尾 浩司 , Taniguchi S. , Ono T. , Nakayama K. , Watanabe R. , Eiho A. , Komoda T. , Kimura T. , Hamaguchi M. , Takegawa Y. , Aoyama T. , Iinuma T. , Fukasaku K. , Morimoto R. , Oshima K. , Oono K. , Saito M. , Iwai M. , Yamada S. , Nagashima N. , Matsuoka F.

    本報告にて45nm世代の高集積SRAM混載Low Standby Power(LSTP)技術に対してニッケルフルシリサイド(FUSI)がしきい値ばらつき抑制に対して大きな優位性を持つ技術であることをはじめて明らかにした。今回、FUSI電極を適用することにより、SRAMのスケーリングにとって本質的かつ致命的な障害となるPoly-Si電極中の不純物相互拡散とチャネル不純物ゆらぎの問題を同時に解消するこ …

    IEICE technical report 106(207), 115-120, 2006-08-17

  • Suppression effects of threshold voltage variation of Ni FUSI gate electrode for 45nm node and beyond LSTP and SRAM devices  [in Japanese]

    OKAYAMA Y. , SAITO T. , OISHI A. , NAKAJIMA K. , 松尾 浩司 , TANIGUCHI S. , ONO T. , NAKAYAMA K. , WATANABE R. , EIHO A. , KOMODA T. , KIMURA T. , HAMAGUCHI M. , TAKEGAWA Y. , AOYAMA T. , IINUMA T. , FUKASAKU K. , MORIMOTO R. , OSHIMA K. , OONO K. , SAITO M. , IWAI M. , YAMADA S. , NAGASHIMA N. , MATSUOKA F.

    本報告にて45nm世代の高集積SRAM混載Low Standby Power(LSTP)技術に対してニッケルフルシリサイド(FUSI)がしきい値ばらつき抑制に対して大きな優位性を持つ技術であることをはじめて明らかにした。今回、FUSI電極を適用することにより、SRAMのスケーリングにとって本質的かつ致命的な障害となるPoly-Si電極中の不純物相互拡散とチャネル不純物ゆらぎの問題を同時に解消するこ …

    IEICE technical report 106(206), 115-120, 2006-08-10

    References (5)

  • Suppression effects of threshold voltage variation of Ni FUSI gate electrode for 45nm node and beyond LSTP and SRAM devices  [in Japanese]

    OKAYAMA Y. , SAITO T. , OISHI A. , NAKAJIMA K. , 松尾 浩司 , TANIGUCHI S. , ONO T. , NAKAYAMA K. , WATANABE R. , EIHO A. , KOMODA T. , KIMURA T. , HAMAGUCHI M. , TAKEGAWA Y. , AOYAMA T. , IINUMA T. , FUKASAKU K. , MORIMOTO R. , OSHIMA K. , OONO K. , SAITO M. , IWAI M. , YAMADA S. , NAGASHIMA N. , MATSUOKA F.

    電子情報通信学会技術研究報告. ICD, 集積回路 106(207), 115-120, 2006-08-10

    References (5)

  • High Performance CMOSFET Technology for 45nm Generation and Scalability of Stress-Induced Mobility Enhancement Technique  [in Japanese]

    OISHI A. , FUJII O. , YOKOYAMA T. , OTA K. , SANUKI T. , INOKUMA H. , EDA K. , IDAKA T. , MIYAJIMA H. , IWASA S. , YAMASAKI H. , OOUCHI K. , MATSUO K. , NAGANO H. , KOMODA T. , OKAYAMA Y. , MATSUMOTO T. , FUKASAKU K. , SHIMIZU T. , MIYANO K. , SUZUKI T. , YAHASHI K. , HORIUCHI A. , TAKEGAWA Y. , SAKI K. , MORI S. , OHNO K. , MIZUSHIMA I. , SAITO M. , IWAI M. , YAMADA S. , NAGASHIMA N. , MATSUOKA F.

    High performance CMOSFET technology for 45nm generation is demonstrated. The key device strategies for junction scaling, gate stack scaling and stress-induced mobility enhancement are discussed. Rever …

    IEICE technical report 105(541), 17-20, 2006-01-13

    References (7)

  • プロセス 0.1μm世代(UX6)トランジスタ技術の開発 (半導体デバイス特集) -- (基盤技術)  [in Japanese]

    小野 篤樹 , 深作 克彦 , 平井 友洋 [他]

    NEC技報 55(4), 113-116, 2002-04

  • A 100nm node CMOS technology for practical SOC application  [in Japanese]

    ONO Atsuki , FUKASAKU Katsuhiko , HIRAI Tomohiro , KOYAMA Shin , MAKABE Mariko , MATSUDA Tomoko , TAKIMOTO Michiya , KUNIMUNE Yorinobu , IKEZAWA Nobuyuki , YAMADA Yasuhisa , KOBA Fumio , IMAI Kiyotaka , NAKAMURA Norio

    We develop a 100nm-technology-node CMOS process by 1.0V operation for practical SOC application. We have estimated that target I_<OFF>/I_G spec from chip/package design. in view of heat generati …

    Technical report of IEICE. SDM 101(573), 9-16, 2002-01-15

    References (7)

  • A 70nm high performance CMOS Technology with 1.0V operation  [in Japanese]

    ONO A. , FUKASAKU K. , MASTUDA T. , FUKAI T. , IKEZAWA N. , IMAI K. , HORIUCHI T.

    A 70-nm gate length CMOS technology for 1.0 V operation has been developed. This technology realizes high performance CMOS roadmap trend and utilizes sub-1 keV ion implantation for source/drain extens …

    Technical report of IEICE. SDM 100(477), 15-21, 2000-11-23

    References (5)

Page Top