岩本 久 IWAMOTO Hisashi

ID:9000004974045

三菱電機(株)ULSI開発研究所 ULSI Laboratory Mitsubishi Electric Corporation (1997年 CiNii収録論文より)

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  • Improvement of input characteristic using SSTL_3 interface  [in Japanese]

    ARAKI Takashi , IWAMOTO Hisashi , SAWADA Seiji , TANIMURA Masaaki , MURAI Yasumitsu , KONISHI Yasuhiro , KUMANOYA Masaki

    近年の、MPUの高速化に伴い、メモリも高速化されており、その素子間のデータ転送に関しては振幅を抑えた高速インタフェースが必要となっている。このため、様々な高速インタフェースが提案されている。今回、その中の一つであるSSTL_3(Stub Series Terminated Logic for 3.3V)インタフェースをSDRAM(Synchronous DRAM)に搭載し、CLK周波数150MHz …

    Technical report of IEICE. ICD 97(57), 33-39, 1997-05-23

    References (2)

  • Improvement of input characteristic using SSTL_3 interface  [in Japanese]

    Araki T. , Iwamoto H. , Sawada S. , Tanimura M. , Murai Y. , Konishi Y. , Kumanoya M.

    近年のMPUの高速化に伴い、メモリも高速化されており、その素子間のデータ転送に関しては振幅を抑えた高速インタフェースが必.要となっている。このため、様々な高速インタフェースが提案されている。今回、その中の一つであるSSTL-3(Stub Series Terminated Logic-Class3)インタフェースをSDRAM(Synchronous DRAM)に搭載し、CLK周波数150MHzでの …

    Proceedings of the Society Conference of IEICE 1996年.エレクトロニクス(2), 206, 1996-09-18

  • 16M bit Synchronous DRAM with 64 bit data compressed Test Mode  [in Japanese]

    Sawada Seiji , Iwamoto Hisashi , Araki Takashi , Murai Yasumitsu , Konishi Yasuhiro , Kumanoya Masaki

    シンクロナスDRAMは、クロック周波数100MHzの高速でバーストデータを入出力することができる。しかし、製造コストをできる限り抑えるため、標準DRAMで使用されている30-60MHzテスターを使用することが望ましい。しかしこの時、バーストデータの入出力は遅くなりテスト時間が長くなる。新しく開発したテストモードは、64ビットバーストデータを1ビットに縮退するため、この問題を克服でき、テスト時間はク …

    Technical report of IEICE. ICD 94(360), 17-23, 1994-11-24

  • A 180 MHz multiple-registered 16 Mbit synchronous DRAM  [in Japanese]

    Iwamoto Hisashi , Araki Takashi , Watanabe Naoya , Yamazaki Akira , Sawada Seiji , Murai Yasumitsu , Konishi Yasuhiro , Kumanoya Masaki

    マルチプルレジスタ方式により180MHzで動作する16MビットSDRAMを試作した。この方式はアレイからレジスタまでデータを一括して転送するためアレイを制御するコントロール信号を外部クロックに非同期に、かつ標準DRAMと同じタイミングで制御できる。これは動作周波数の高速化には有効である。エリアペナルティは標準DRAMに比べて5.4%増に抑えた。

    Technical report of IEICE. ICD 94(287), 57-64, 1994-10-20

  • 180MHz Read Operation of Multiple-Registered 16Mb Synchronous DRAM  [in Japanese]

    Araki T. , Iwamoto H. , Sawada S. , Murai Y. , Konishi Y. , Kumanoya M.

    近年、MPUの高速化に対して、通常のDRAMのアクセスタイムでは追随できなくなってきている。このため様々な高速DRAMが提案されている。今回、その中の一つであるシンクロナスDRAM(SDRAM)において、レジスタまで64ビット一括でデータを転送し、レジスタからパイプライン的に読み出すアーキテクチャ(マルチプルレジスタ方式)により高速シリアルアクセスを可能にし、CLK周波数180MHzでの正常な動作 …

    電子情報通信学会秋季大会講演論文集 1994年.エレクトロニクス(2), 196, 1994-09-26

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