斎藤 修一 SAITO Shuichi

ID:9000006811322

株式会社半導体先端テクノロジーズ Semiconductor Leading Edge Technologies, Inc. (2010年 CiNii収録論文より)

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  • Feasibility study of 70nm Pitch Cu/Porous Low-k D/D Integration Featuring EUV Lithography toward 22nm Generation  [in Japanese]

    NAKAMURA N. , ODA N. , SODA E. , HOSOI N. , GAWASE A. , AOYAMA H. , TANAKA Y. , KAWAMURA D. , CHIKAKI S. , SHIOHARA M. , TARUMI N. , KONDO S. , MORI I. , SAITO S.

    本報告においては、EUVリングラフィーを用いた70nmピッチ2層デュアルダマシン構造の作製を行い、電気特性の評価を行った。70nmピッチ配線を実現させるためには、低LERエッチングを可能にしたCF3Iエッチングガス、高いCu埋設性を有するPVD-Ruバリヤメタルのような技術が非常に重要である。これらの技術を用いることで、35nm配線において実効比抵抗4.5μΩcm、35nmビアにおいて12.4Ωと …

    IEICE technical report 109(412), 13-18, 2010-01-29

    References (8)

  • Dual Damascene Integration Technology Featuring Short TAT Silylated Porous Silica (k=2.1) for 32nm node and beyond  [in Japanese]

    ODA Noriaki , CHIKAKI Shinichi , KUBOTA Takeo , NAKAO Shinichi , TOMIOKA Kazuhiro , SODA Eiichi , NAKAMURA Naofumi , NOGAWA Jun , KAWASHIMA Yoshitsugu , HAYASHI Ryo , SAITO Shuichi

    短TATシリル化処理されたPo-SiOを用いた140nmピッチのウルトラLow-k/CuのD/D構造(keff=2.6)の実現に成功した。配線信頼性、パッケージング性能も含めて十分な性能を示した。配線容量の従来のULK層間からの10%低減により、回路性能は8%の向上が予測される。この短TATでシリル化されたPo-SiOは、32nmノード以降のCMOS向けの有効な候補と考えられる。

    IEICE technical report 108(428), 7-12, 2009-02-02

    References (5)

  • Galvanic Corrosion Control in Chemical Mechanical Polishing Step for Cu Interconnects with Ruthenium Barrier Film  [in Japanese]

    MARUYAMA Koji , SHIOHARA Morio , YAMADA Kouji , KONDO Seiichi , SAITO Shuichi

    Ruバリア構造のCu配線をCu研磨した時の研磨後形状について調査した。Ruバリア構造では、CuとRuの腐食電位差の大きいCuスラリーで研磨するとディッシングが25nm以上だったが、腐食電位差を2mVまで抑制したCuスラリーでは10nm以下に低減できた。Ruバリア構造のCu研磨後のディッシングは、単純な化学的なエッチングだけでなく、CuとRuの腐食電位差によるガルバニックエッチングでも増加する。その …

    IEICE technical report 108(428), 33-37, 2009-02-02

    References (4)

  • 代替フロン(CF3I)を用いたLow-k膜エッチング技術 (全冊特集 新材料の導入と半導体製造装置)  [in Japanese]

    曽田 栄一 , 近藤 誠一 , 斎藤 修一

    電子材料 47(3), 8-11, 2008-03

  • 32nm node Ultralow-k(k=2.1)/Cu Damascene Multilevel Interconnect using High-Porosity (50%) High-Modulus (9GPa) Self-Assembled Porous Silica  [in Japanese]

    CHIKAKI S. , KINOSHITA K. , NAKAYAMA T. , KOHMURA K. , TANAKA H. , HIRAKAWA M. , SODA E. , SEINO Y. , HATA N. , KIKKAWA T. , SAITO S.

    32nmノードLSI多層配線の実用化は多孔性低誘電率膜の実用化性能向上に依存している。今回高い空孔率(50%)が特徴の自己組織化ポーラスシリカ低誘電率膜を用い200nmピッチの配線形成に成功したので報告する。重要技術は低圧急加熱シリル化処理技術と加工側壁の処理技術である。これらの技術を用いることで32nmノード100nmピッチ配線の性能の達成が可能となった。

    IEICE technical report 107(481), 17-20, 2008-02-08

    References (5)

  • Effect of the Hydrophilic-Lipophilic Balance (HLB) of Surfactants Included in the Post-CMP Cleaning Chemicals on Porous SiOC Direct CMP  [in Japanese]

    SHIOHARA Morio , KONDO Seiichi , MARUYAMA Koji , FUKAYA Kouichi , YAMADA Kouji , OGAWA Shinichi , SAITO Shuichi

    半導体・集積回路技術シンポジウム講演論文集 71, 169-172, 2007-07-12

    References (5)

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