田丸 啓吉 TAMARU Keikichi

ID:9000018306525

岡山理科大学 大学院 工学研究科 電子工学専攻 Department of Electronic Engineering, Okayama University Graduate School (2006年 CiNii収録論文より)

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Articles:  1-2 of 2

  • C-12-1 Leakage power reduction of CMOS logic circuits by power Switching  [in Japanese]

    Kawazoe Hiroshi , Tamaru Keikichi

    Proceedings of the IEICE General Conference 2006年_エレクトロニクス(2), 73, 2006-03-08

  • The Power Reduction of Execution Circuits with Dynamic Power Control Method  [in Japanese]

    ITANO Shinji , TAMARU Keikichi

    LSIの微細化によるリーク電流の増加が注目されており、リーク電流を減らす低エネルギー化の問題は重要な問題となっている。低エネルギー化を考える上でデバイス,ソフトなどの分野があるが、本研究では処理データより動作するべき回路をハードウェアレベルで判断し,不要な回路の電源を切断して低エネルギー化を実現することを目的とする。本論文ではハードウェアレベルでON,OFFを判断する制御回路を提案し、桁上げ伝搬加 …

    Technical report of IEICE. ICD 104(522), 19-24, 2004-12-17

    References (3)

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