イ ジョンギュウ LEE Jungyu

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  • Loop Design Optimization for Fourth-Order Fractional-N PLL Frequency Synthesizers  [in Japanese]

    MASUI Shoichi , LEE Jun Gyu

    本報告では、5μsecのセトリング時間実現を目的とした、4次Fractional-N PLL周波数シンセサイザのループ最適化設計手法について提案する。本手法では、MATLAB Control System Toolboxの利用により、セトリング時間とループ帯域の正確な関係を導出することによって、従来手法における2次式への近似による不正確さを克服し、同時に、プロセス・電圧・温度(PVT)変動によるば …

    Technical report of IEICE. ICD 112(159), 59-64, 2012-07-19

    References (7)

  • Loop Design Optimization for Fourth-Order Fractional-N PLL Frequency Synthesizers  [in Japanese]

    桝井 昇一 , イ ジョンギュウ

    映像情報メディア学会技術報告 36(31), 59-64, 2012-07

  • CMOS-Based Nonvolatile Flip-Flop Design and its Application to a Fractional-N PLL Frequency Synthesizer

    WANG Ge , LEE Jungyu , MASUI Shoichi

    本発表では、Standard CMOSプロセスにより追加プロセスの必要がなく実現可能な不揮発フリップフロップ(NV-FF)の原理、180nmテクノロジによる回路設計、および、Fractional-NPLLシンセサイザーへの応用例を紹介する。このNV-FFは、Fractional-NPLLシンセサイザーにおいて、出力バンド選択、および、LC-VCOを構成するMOSキャパシタめばらつき補正に利用し、さ …

    IEICE technical report 110(344), 31-36, 2010-12-09

    References (6)

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