齊藤 美都子 SAITO Mitsuko

ID:9000046000887

慶應義塾大学理工学部 Faculty of Science and Technology, Keio University (2014年 CiNii収録論文より)

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Articles:  1-3 of 3

  • Inductive-Coupling Interface for Multiple-Memory Chip Stacking  [in Japanese]

    SAITO Mitsuko , KURODA Tadahiro

    NANDフラッシュメモリ積層誘導結合インタフェースを提案した。従来のボンディングワイヤを用いた積層技術では、ワイヤ数の多さが障害となり、積層メモリチップ数の増加が困難であった。本論文では、データ通信のボンディングワイヤを、無線の誘導結合インタフェースに置き換えることを提案する。送信先チップまでデータを8チップごとにリピート転送する。1チップごとにリピート転送する場合と比べて、消費電力を17%に削減 …

    Technical report of IEICE. VLD 113(454), 137-140, 2014-03-03

  • A 2Gb/s 1.8pJ/b/chip Inductive-Coupling Through-Chip Bus for 128-Die NAND-Flash Memory Stacking  [in Japanese]

    SAITO Mitsuko , MIURA Noriyuki , KURODA Tadahiro

    チップ128枚螺旋階段積層を用いて積層した。コントローラは8枚チップを貫通してリレー伝送し所望のメモリチップにアクセスする。大きなコイルはメモリコア上に斜めに配置されエリアペナルティはない。消費エネルギーを従来の33%の1.8pJ/b/chipに削減した。

    IEICE technical report 110(9), 99-102, 2010-04-15

    References (3)

  • An 8Tb/s 1pJ/b 0.8mm^2/Tb/s QDR Inductive-Coupling Interface Between 65nm CMOS GPU and 0.1μm DRAM  [in Japanese]

    MIURA Noriyuki , KASUGA Kazutaka , SAITO Mitsuko , KURODA Tadahiro

    65nm CMOS GPUと0.1μm DRAM間で通信する誘導結合インタフェースを開発した。1024チャネルの並列誘導結合インタフェースで8Tb/s BER<10^<-16>動作を確認した。最新の40nm DRAM有線インタフェースの32倍の通信帯域を1/8の消費電力と1/22の消費面積で実現した。

    IEICE technical report 110(9), 93-97, 2010-04-15

    References (6)

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