土江 竜雄 TSUCHIE Tatsuo

ID:9000046009233

広島市立大学大学院情報科学研究科 Graduate School of Information Sciences, Hiroshima City University (1998年 CiNii収録論文より)

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Articles:  1-7 of 7

  • Barrier Synchronizer LSI which can Resolve Pseudo Dependency caused by Partial Order Barrier Groups  [in Japanese]

    TSUCHIE Tatsuo , HIRONAKA Tetsuo

    マルチプロセッサにおいて、少ない同期オーバーヘッドでプロセッサ間の同期をとることは重要であり, これまでに種々のハードウェア同期機構が提案されている.しかし, 半順序関係にある同期グループ間の疑似依存を解消によりオーバヘッド削減を目指しているバリア同期方式はあまりない.そこで本稿ではこれを実現するマルチプロセッサ用バリア同期方式であるGMB(Group Manageable Barrier)方式を …

    Technical report of IEICE. DSP 98(144), 85-92, 1998-06-26

    References (7)

  • Barrier Synchronizer LSI which can Resolve Pseudo Dependency caused by Partial Order Barrier Groups  [in Japanese]

    TSUCHIE Tatsuo , HIRONAKA Tetsuo

    マルチプロセッサにおいて, 少ない同期オーバーヘッドでプロセッサ間の同期をとることは重要であり, これまでに種々のハードウェア同期機構が提案している.しかし, 半順序関係にある同期グループ間の擬似依存を解消によりオーバーヘッド削減を目指しているバリア同期方式はあまりない.そこで本稿ではこれを実現するマルチプロセッサ用バリア同期方式であるGMB(Group Manageable Barrier)方式 …

    IEICE technical report. Circuits and systems 98(140), 85-92, 1998-06-26

    References (7)

  • Barrier Synchronizer LSI which can Resolve Pseudo Dependency caused by Partial Order Barrier Groups  [in Japanese]

    TSUCHIE Tatsuo , HIRONAKA Tetsuo

    マルチプロセッサにおいて、少ない同期オーバーヘッドでプロセッサ間の同期をとることは重要であり, これまでに種々のハードウェア同期機構が提案されている.しかし, 半順序関係にある同期グループ間の疑似依存を解消によりオーバヘッド削減を目指しているバリア同期方式はあまりない.そこで本稿ではこれを実現するマルチプロセッサ用バリア同期方式であるGMB(Group Manageable Barrier)方式を …

    Technical report of IEICE. VLD, VLD98-26, 1998

    Cited by (1)

  • Proposal for Next Generation High Speed Serial Link Architecture  [in Japanese]

    HIRONAKA Tetsuo , TSUCHIE Tatsuo

    今後LSI内外のバスは動作速度向上に伴って高速化するが, それとともに配線遅延が問題化する. つまり, 従来のバスではすべてのバス配線間での信号到着の同時性を保証することが難しく, 従来のバス・アーキテクチャではスキューの保証が困難になる. 本稿では従来のシリアルリンクの利点を採り入れる事により, 伝送遅延が大きく信号到着の同時性が保証できない状況下であっても対応可能な大容量高速バスアーキテクチャ …

    IPSJ SIG Notes 126, 31-36, 1997-10-28

    References (7)

  • Parallelizing Compiler for Cluster Parallel Computer TK98  [in Japanese]

    児島 彰 , 土江 竜雄 , 弘中 哲夫 , 藤野 清次

    並列計算機上で並列処理を行うには処理を適当な大きさの粒度に並列化し, それぞれの場面で適当な同期処理を行う必要がある。いろいろな大きさの粒度を含む処理を行うには, クラスタ型並列計算機が適している。本稿では, 現在, 構築中のクラスタ型並列計算機について述べ, この計算機ための並列化コンパイラについて述べる。この並列計算機では, ハードウェアによるバリア同期とクラスタ構造によるメモリの階層性を有す …

    全国大会講演論文集 第55回(ソフトウェア科学・工学), 341-342, 1997-09-24

    IPSJ  IR 

  • Study of Implimentation Method of Data Cache for Superscalar Processors  [in Japanese]

    SASAKI TAKAHIRO , TUCHIE TATSUO , HIRONAKA TETSUO , KOJIMA AKIRA

    スーパスカラ・プロセッサでは, スーパスカラ度に見合う十分なデータ供給バンド幅を確保するため, ロード/ストア・ユニットの多重化を行う. しかし同一サイクルに多重度分のロード/ストア命令を実行できなければ多重化したロード/ストア・ユニットに見合った性能向上は望めない. そこで, 複数のロード/ストア命令に対応できるマルチポートのデータ・キャッシュの実現方式について検討する.

    IPSJ SIG Notes 119, 215-220, 1996-08-27

    References (4) Cited by (1)

  • Superscalar Processor Simulator 'Mikage' for Research and Education  [in Japanese]

    TUCHIE TATSUO , SASAKI TAKAHIRO , HIRONAKA TETSUO , KOJIMA AKIRA

    Mikageは様々なスーパースカラ・プロセッサの内部動作をレジスタトランスファレベルでプロセッサ・アーキテクチャをシミュレートし観測することが可能なスーパースカラ・プロセッサ・シミュレータである. Mikageを用いることで迅速にプロセッサ・アーキテケチャやオブジェクトコード最適化技法の評価を行うことが可能にある. 本稿ではMikageの開発構想, および, シミュレートするアーキテクチャ仕様につ …

    IPSJ SIG Notes 119, 107-112, 1996-08-27

    References (11) Cited by (2)

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