吉田 豊彦 YOSHIDA Toyohiko

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  • A Multiplexing Scheme for a Single-Chip MPEG-2 Audio, Video, and System Encoder  [in Japanese]

    MATSUURA Yoshinori , SEGAWA Hiroshi , MURAYAMA Shu , SCOTZNIOVSKY Stefan , OHARA Eiji , KUMAKI Satoshi , MATSUMURA Tetsuya , YOSHIDA Toyohiko

    MPEG-2オーディオ、ビデオ、システム多重(AVS)1チップエンコーダにおけるシステム多重化手法について提案する。本LSIでは、システム多重処理におけるデータ転送はH/Wで行い、転送制御はS/Wで行うハイブリッドアーキテクチャをとることにより高速ビットレートの多重処理を可能にした。本システム多重化S/Wにおいては、多重化処理全体を最小単位の機能モジュールに分割し、これらを階層的に組み合わせること …

    Technical report of IEICE. ICD 100(386), 59-66, 2000-10-23

    References (13)

  • A Multiplexing Scheme for a Single-Chip MPEG-2 Audio, Video, and System Encoder  [in Japanese]

    MATSUURA Yoshinori , SEGAWA Hiroshi , MURAYAMA Shu , SCOTZNIOVSKY Stefan , OHARA Eiji , KUMAKI Satoshi , MATSUMURA Tetsuya , YOSHIDA Toyohiko

    MPEG-2オーディオ、ビデオ、システム多重(AVS)1チップエンコーダにおけるシステム多重化手法について提案する。本LSIでは、システム多重処理におけるデータ転送はH/Wで行い、転送制御はS/Wで行うハイブリッドアーキテクチャをとることにより高速ビットレートの多重処理を可能にした。本システム多重化S/Wにおいては、多重化処理全体を最小単位の機能モジュールに分割し、これらを階層的に組み合わせること …

    Technical report of IEICE. DSP 100(384), 59-66, 2000-10-23

    References (13)

  • A Multiplexing Scheme for a Single-Chip MPEG-2 Audio, Video, and System Encoder  [in Japanese]

    MATSUURA Yoshinori , SEGAWA Hiroshi , MURAYAMA Shu , SCOTZNIOVSKY Stefan , OHARA Eiji , KUMAKI Satoshi , MATSUMURA Tetsuya , YOSHIDA Toyohiko

    MPEG-2オーディオ、ビデオ、システム多重(AVS)1チップエンコーダにおけるシステム多重化手法について提案する。本LSIでは、システム多重処理におけるデータ転送はH/Wで行い、転送制御はS/Wで行うハイブリッドアーキテクチャをとることにより高速ビットレートの多重処理を可能にした。本システム多重化S/Wにおいては、多重化処理全体を最小単位の機能モジュールに分割し、これらを階層的に組み合わせること …

    IEICE technical report. Image engineering 100(388), 59-66, 2000-10-16

    References (13)

  • 低電力携帯電話用メディアプロセッサD10V (特集 CPUのトレンド)  [in Japanese]

    吉田 豊彦

    Bit 32(1), 19-25, 2000-01

  • A Single-Chip MPEG2 422@ML Video, Audio and System Encoder with a 162-MHz Media-Processor and Dual Motion Estimation Cores  [in Japanese]

    KAWAMOTO Kiyofumi , KUMAKI Satoshi , MATSUMURA Tetsuya , ISHIHARA Kazuya , SEGAWA Hiroshi , OHIRA Hideo , SHIMADA Toshiaki , SATO Hidenori , HATTORI Takashi , WADA Tetsuro , HONMA Hiroshi , WATANABE Tetsuya , SATO Hisakazu , ASANO Ken-ichi , YOSHIDA Toyohiko

    DVDレコーダシステム、PCオーサリングシステム、ディジタルTVシステム等のディジタルAVシステムに対応したMPEG2 422@MLビデオ、オーディオ、システムエンコードを行う1チップエンコ-ダーを開発した。本LSIは機能集積、高画質化を目的としてメディアプロセッサを内蔵し、専用信号処理回路との最適な機能分割を行っている。またコスト削減と高画質化を実現するため2種類の異なる動き検出コアを内蔵し、高 …

    Technical report of IEICE. ICD 99(149), 39-44, 1999-06-24

    References (7)

  • A Single-Chip MPEG2 422@ML Video, Audio and System Encoder with a 162-MHz Media-Processor and Dual Motion Estimation Cores  [in Japanese]

    KAWAMOTO Kiyofumi , KUMAKI Satoshi , MATSUMURA Tetsuya , ISHIHARA Kazuya , SEGAWA Hiroshi , OHIRA Hideo , SHIMADA Toshiaki , SATO Hidenori , HATTORI Takashi , WADA Tetsuro , HONMA Hiroshi , WATANABE Tetsuya , SATO Hisakazu , ASANO Ken-ichi , YOSHIDA Toyohiko

    DVDレコーダシステム、PCオーサリングシステム、ディジタルTVシステム等のディジタルAVシステムに対応したMPEG2 422@MLビデオ、オーディオ、システムエンコードを行う1チップエンコ-ダーを開発した。本LSIは機能集積、高画質化を目的としてメディアプロセッサを内蔵し、専用信号処理回路との最適な機能分割を行っている。またコスト削減と高画質化を実現するため2種類の異なる動き検出コアを内蔵し、高 …

    Technical report of IEICE. SDM 99(147), 39-44, 1999-06-24

    References (7)

  • A Single-Chip MPEG2 422@ML Video, Audio and System Encoder with a 162-MHz Media-Processor and Dual Motion Estimation Cores  [in Japanese]

    KAWAMOTO Kiyofumi , KUMAKI Satoshi , MATSUMURA Tetsuya , ISHIHARA Kazuya , SEGAWA Hiroshi , OHIRA Hideo , SHIMADA Toshiaki , SATO Hidenori , HATTORI Takashi , WADA Tetsuro , HONMA Hiroshi , WATANABE Tetsuya , SATO Hisakazu , ASANO Ken-ichi , YOSHIDA Toyohiko

    DVDレコーダシステム、PCオーサリングシステム、ディジタルTVシステム等のディジタルAVシステムに対応したMPEG2 422@MLビデオ、オーディオ、システムエンコードを行う1チップエンコ-ダーを開発した。本LSIは機能集積、高画質化を目的としてメディアプロセッサを内蔵し、専用信号処理回路との最適な機能分割を行っている。またコスト削減と高画質化を実現するため2種類の異なる動き検出コアを内蔵し、高 …

    IEICE technical report. Electron devices 99(145), 39-44, 1999-06-24

    References (7)

  • An MPEG2 Motion Estimation Board for the PC-based High Quality Encoder System  [in Japanese]

    Hanami A. , Matsumura T. , Ishihara K. , Matsuura Y. , Suzuki H. , Yoshida T.

    Proceedings of the Society Conference of IEICE 1998年.情報・システム, 153, 1998-09-07

  • An MPEG2 Motion Estimation LSI for High Quality Video Applications  [in Japanese]

    ISHIHARA Kazuya , HANAMI Atsuo , SCOTZNIOVSKY Stefan , MATSUMURA Tetsuya , TAKEUCHI Shin-ichi , OHKUMA Haruyuki , NISHIGAKI Koji , SUZUKI Hirokazu , KAZAYAMA Masahiro , YOSHIDA Toyohiko

    HDTVへの対応が可能な高画質対応MPEG2動き検出LSI(ME3)を開発した。ME3は、54MHz動作時に165GOPS(giga operations per second)の演算能力を有し、1チップで全探索法式かつ広範囲探索を実現する。更に複数チップ構成により、HDTV応用に対応可能な探索範囲をも実現する。ME3は, 0.35μmCMOSプロセスで試作し、1.9Mトランジスタを8.5×8.5 …

    Technical report of IEICE. ICD 98(244), 29-35, 1998-08-20

    References (6)

  • MPEG2 de-code LSI with VLIW Mediaprocessor Core Memory Architecture  [in Japanese]

    ANDO Yasuomi , MOHRI Atushi , YOSHIDA Toyohiko , YAMADA Akira

    電気学会研究会資料. ECT, 電子回路研究会 1998(19), 13-18, 1998-03-13

    References (5)

  • An MPEG2 Motion Estimation LSI for High Quality Video Applications : Overall Architecture  [in Japanese]

    Hanami A. , Ishihara K. , Ohira H. , Inomata H. , Matsumura T. , Yoshida T.

    Proceedings of the IEICE General Conference 1998年.エレクトロニクス(2), 143, 1998-03-06

  • マルチメディアプロセッサ"D30V" (特集"LSI") -- (ASIC)  [in Japanese]

    山田 朗 , 佐藤 尚和 , 吉田 豊彦 [他]

    三菱電機技報 72(3), 252-255, 1998-03

  • Verification method of Mediaprocessor D30V  [in Japanese]

    Nakakimura K. , Yoshida T. , Yamada A. , Sato H. , Mohri A.

    マルチメディア分野への適応が可能なメディアプロセッサとして、独自のアーキテクチャを採用したD30Vを開発した。開発の過程においては、C言語によるシミュレータを作成して演算能力評価およびテストケース作成を行った。機能検証および論理検証では、検証期間を短縮するために、検証方法や検証で用いるテストケース自身に工夫を凝らし、加えて論理検証ではテストベンチの論理合成による回路化を行った。D30Vのプロセッサ …

    IPSJ SIG Notes 97(119), 49-56, 1997-12-11

  • Verification method of Mediaprocessor D30V  [in Japanese]

    NAKAKIMURA K. , YOSHIDA T. , YAMADA A. , SATO H. , MOHRI A.

    マルチメディア分野への適応が可能なメディアプロセッサとして、独自のアーキテクチャを採用したD30Vを開発した。開発の過程においては、C言語によるシミュレータを作成して演算能力評価およびテストケース作成を行った。機能検証および論理検証では、検証期間を短縮するために、検証方法や検証で用いるテストケース自身に工夫を凝らし、加えて論理検証ではテストベンチの論理合成による回路化を行った。D30Vのプロセッサ …

    IPSJ SIG Notes 127, 49-56, 1997-12-11

    References (5)

  • VLIW Mediaprocessor D30V Architecture  [in Japanese]

    MOHRI A. , YOSHIDA T. , HOLMANN E. , TAKATA H. , YAMADA A. , SHIMAZU Y.

    MPEG2のようなマルチメディア・アプリケーションを実行するためには、プロセッサに高い演算処理能力が要求される。この要求を満たす、2ウェイのVLIWと2ウェイのSIMDアーキテクチャで、250MHz動作時に1.0GOPSを有するメディアプロセッサコアD30Vを開発した。D30Vでは4演算/1クロックサイクルを行う4ステージパイプラインを2本備え、インターロック処理を避けるためにパイプ内とパイプ間で …

    Technical report of IEICE. ICD 97(229), 9-15, 1997-08-21

    References (5) Cited by (1)

  • VLIW Multimedia Processor D10V  [in Japanese]

    SATO Hisakazu , MATSUO Masahito , KENGAKU Toru , YOSHIDA Toyohiko

    信号処理における高い処理性能と汎用プログラムでのコード効率の良さを両立するマルチメディアプロセッサD10Vを開発した. VLIW方式を採用しており, 個々の命令ワードは2個のRISCサブ命令を含む. これらのサブ命令は並列, あるいはシーケンシャルに実行される. シーケンシャル実行により, 並列性の小さいプログラムでも高いコード効率を達成する. ベンチマーク評価により, 一般的なDSPの+35%〜 …

    Technical report of IEICE. DSP 96(300), 9-16, 1996-10-17

    References (6)

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