天野 英晴 AMANO Hideharu

ID:9000046011481

慶應義塾大学理工学部:国立情報学研究所 Faculty of Science and Technology, Keio University:National Institute of Informatics (2015年 CiNii収録論文より)

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Articles:  1-20 of 22

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  • Turbo Boost Router : An On-Chip Router Supporting Deterministic and Adaptive Routings  [in Japanese]

    HOMMA Natsuki , MATSUMURA Go , KOIBUCHI Michihiro , AMANO Hediharu , MATSUTANI Hiroki

    本論文では、NoC(Network-on-Chip)において、負荷の高いときは適応型ルーティング、負荷の低いときは固定型ルーティングを行うルータアーキテクチャとしてTurbo Boost Routerを提案する。適応型ルーティングでは、固定型ルーティングと比べて、アロケータの論理が複雑となり、クリティカルパス遅延が延びてしまう。そのため、適応型ルーティングモードと固定型ルーティングモードを同一ルー …

    Technical report of IEICE. VLD 114(426), 19-24, 2015-01-29

  • The Study of Low-latency On-chip Topology using Multiple Core Links  [in Japanese]

    KAWANO Ryuta , FUJIWARA Ikki , MATSUTANI Hiroki , AMANO Hideharu , KOIBUCHI Michihiro

    近年のメニーコア・アーキテクチャでは,コアの数は増加の一途を辿っており,コア間の通信遅延が並列アプリケーションに与える影響が益々大きくなってきている.コア間の通信にはパケット・ネットワーク構造が広く用いられるため,コア間トポロジーが通信遅延に大きく影響する.これまでの我々の研究で,通信遅延を削減するために,規則的なルータ間トポロジーにランダムに選択したルータ間リンクを付加する方法が有効であることが …

    The IEICE transactions on information and systems (Japanese edition) 97(3), 601-613, 2014-03

  • A Vertical Link On/Off Algorithm for Wireless 3-D NoCs  [in Japanese]

    MATSUMURA Go , KOIBUCHI Michihiro , AMANO Hideharu , MATSUTANI Hiroki

    本論文では、ワイヤレス3次元Network-on-Chip(ワイヤレス3-D NoC)の消費電力を削減するために、垂直リンクのオンオフアルゴリズムを提案する。ワイヤレス3-D NoCのインダクタは高いビットレートを実現するために、数GHzに及ぶ高い動作周波数で動作するため、利用頻度の低い垂直リンク(インダクタ)をスリープさせることで消費電力の削減を狙う。スリープさせる垂直リンクを選択するためのアル …

    Technical report of IEICE. VLD 113(416), 67-72, 2014-01-28

  • A Vertical Link On/Off Algorithm for Wireless 3-D NoCs  [in Japanese]

    MATSUMURA Go , KOIBUCHI Michihiro , AMANO Hideharu , MATSUTANI Hiroki

    本論文では、ワイヤレス3次元Network-on-Chip(ワイヤレス3-D NoC)の消費電力を削減するために、垂直リンクのオンオフアルゴリズムを提案する。ワイヤレス3-D NoCのインダクタは高いビットレートを実現するために、数GHzに及ぶ高い動作周波数で動作するため、利用頻度の低い垂直リンク(インダクタ)をスリープさせることで消費電力の削減を狙う。スリープさせる垂直リンクを選択するためのアル …

    IEICE technical report. Computer systems 113(417), 67-72, 2014-01-28

  • Implementation of MuCCRA-4 : Dynamically Reconfigurable Processor Array  [in Japanese]

    KATAGIRI Toru , AMANO Hideharu

    動的再構成プロセッサ(DRPA:Dynamically Reconfigurable Processor Array)は,そのエネルギー効率の高さにより組み込みデバイスのアクセラレータとして優れているが,最近の組み込みデバイスは高い性能を必要とするため,必ずしもこれに対応できていない.そこで,本報告では,まずDRPAのPEアレイの接続方式の変更,PE(Processing Element)のパイプ …

    IEICE technical report 113(418), 119-124, 2014-01-28

  • A Case for Low-Power Networks using FSO and On/Off Links  [in Japanese]

    OZAKI Tomoya , KOIBUCHI Michihiro , AMANO Hideharu , MATSUTANI Hiroki

    スーパーコンピュータやハイエンドなデータセンターの大規模化が進むにつれて、ネットワークの消費電力が増加し続けている。ネットワークの省電力化の方法として、リンクのオンオフ制御が提案されている。しかし、従来の方法では省電力化のトレードオフとしてシステム性能が若干低下することが多かった。そこで、本研究では動的にリンクのendp0intを交換することができる光空間(Free Space Optics:FS …

    IEICE technical report 113(418), 73-78, 2014-01-28

  • A Vertical Link On/Off Algorithm for Wireless 3-D NoCs  [in Japanese]

    MATSUMURA Go , KOIBUCHI Michihiro , AMANO Hideharu , MATSUTANI Hiroki

    本論文では、ワイヤレス3次元Network-on-Chip(ワイヤレス3-D NoC)の消費電力を削減するために、垂直リンクのオンオフアルゴリズムを提案する。ワイヤレス3-D NoCのインダクタは高いビットレートを実現するために、数GHzに及ぶ高い動作周波数で動作するため、利用頻度の低い垂直リンク(インダクタ)をスリープさせることで消費電力の削減を狙う。スリープさせる垂直リンクを選択するためのアル …

    IEICE technical report 113(418), 67-72, 2014-01-28

  • An Extension of Routing Strategy for Wireless Bus-Based 3-D NoCs  [in Japanese]

    KAGAMI Takahiro , MATSUTANI Hiroki , KOIBUCHI Michihiro , AMANO Hideharu

    我々はワイヤレス垂直バス型3-D Network on Chip(NoC)向けのルーティング手法, Headfirst Sliding Routingを提案している. Headfirst Sliding Routingを用いることで, ワイヤレス垂直バス型3-D NoCで用いられているstatic Time Division Multiple Access(TDMA)バスで発生する通信タイムスロッ …

    IEICE technical report. Computer systems 113(169), 49-54, 2013-08-01

  • A low latency topology for NoC using multiple host links  [in Japanese]

    KAWANO Ryuta , FUJIWARA Ikki , MATSUTANI Hiroki , AMANO Hideharu , KOIBUCHI Michihiro

    近年のメニーコア・アーキテクチャでは,コアの数は増加の一途を辿っており,コア間の通信遅延がアプリケーションに与える影響が益々大きくなってきている.コア間の通信にはパケット・ネットワーク構造(Net-work-on-Chip, NoC)が広く用いられるため,コア間トポロジが通信遅延に大きく影響する。そこで、本研究報告では、end-to-end通信遅延を削減するために、規則的なルータ間トポロジに対し、 …

    IEICE technical report. Computer systems 113(21), 49-54, 2013-04-26

  • A low latency topology for NoC using multiple host links  [in Japanese]

    KAWANO Ryuta , FUJIWARA Ikki , MATSUTANI Hiroki , AMANO Hideharu , KOIBUCHI Michihiro

    近年のメニーコア・アーキテクチャでは,コアの数は増加の一途を辿っており,コア間の通信遅延がアプリケーションに与える影響が益々大きくなってきている.コア間の通信にはパケット・ネットワーク構造(Network-on-Chip, NoC)が広く用いられるため,コア間トポロジが通信遅延に大きく影響する。そこで、本研究報告では、end-to-end通信遅延を削減するために、規則的なルータ間トポロジに対し、複 …

    IEICE technical report. Dependable computing 113(22), 49-54, 2013-04-26

  • Analysis of Power Domain Sizes on Multi-Vdd Variable-Pipeline Router  [in Japanese]

    NAKAMURA Takeo , MATSUTANI Hiroki , KOIBUCHI Michihiro , USAMI Kimiyoshi , AMANO Hideharu

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 111(397), 49-54, 2012-01-18

    References (11)

  • Analysis of Power Domain Sizes on Multi-Vdd Variable-Pipeline Router  [in Japanese]

    NAKAMURA Takeo , MATSUTANI Hiroki , KOIBUCHI Michihiro , USAMI Kimiyoshi , AMANO Hideharu

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 111(398), 49-54, 2012-01-18

    References (11)

  • Analysis of Power Domain Sizes on Multi-Vdd Variable-Pipeline Router  [in Japanese]

    NAKAMURA Takeo , MATSUTANI Hiroki , KOIBUCHI Michihiro , USAMI Kimiyoshi , AMANO Hideharu

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 111(399), 49-54, 2012-01-18

    References (11)

  • A good similarity of a datapath classification method for FPGA-based accelerator systems  [in Japanese]

    OGAWA Yui , OSANA Yasunori , YOSHIMI Masato , FUNAHASHI Akira , HIROI Noriko , AMANO Hideharu , SHIBATA Yuichiro , OGURI Kiyoshi

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 111(323), 31-36, 2011-11-21

    References (16)

  • Evaluation of Out-Of-Order System for FaSTAR Implemented on FPGAs  [in Japanese]

    AKAMINE Takayuki , INAKAGATA Kenta , OSANA Yasunori , FUJITA Naoyuki , AMANO Hideharu

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 111(323), 25-30, 2011-11-21

    References (9)

  • Road Sign Recognition Algorithm using Levenshtein Distance with the Least Squares Method  [in Japanese]

    Nanba Tomomichi , Shimizu Souichi , Amano Hideharu , Ajioka Yoshiaki , Arai Masatoshi , Konno Daisuke

    道路標識認識において, 位置ずれの問題を解決するため, レーベンシュタイン距離を用いたテンプレートマッチングプログラム開発した.

    Transactions of Society of Automotive Engineers of Japan 41(4), 883-888, 2010

    J-STAGE 

  • Implementation and Evaluation of the Prefetching Mechanisms on DIMMnet-2  [in Japanese]

    MIYASHIRO TOMOTAKA , MIYABE YASUO , IZAWA TETSU , KITAMURA AKIRA , HAKOZAKI HIROTAKA , TANABE NOBORU , NAKAJO HIRONORI , AMANO HIDEHARU

    本研究では、メモリスロット装着型ネットワークインタフェースであるDIMMnet-2上に、プリフェッチ機構を備えたReadモジュールを設計・実装した。このプリフェッチ機構は、ベクトル命令によって不連続なデータへ効率的にアクセスを行うことができる。また、対角要素を対象とする行列計算にベクトル命令を実際に適用し、現時点で約18%の処理時間短縮が可能であることを示した。

    IPSJ SIG Notes 163, 13-18, 2005-05-31

    References (10)

  • Implementation and Evaluation of the Mechanisims for Low Latency Communication on DIMMnet-2  [in Japanese]

    MIYABE YASUO , KITAMURA AKIRA , HAMADA YOSHIHIRO , MIYASIRO TOMOTAKA , IZAWA TETSU , TANABE NOBORU , NAKAJO HIRONORI , AMANO HIDEHARU

    DIMMnet-2は、DIMMスロットに装着するタイプのPCクラスタ向けネットワークインタフェースである。汎用PCに標準的に搭載されているメモリバスを用いることで、PCI-Xなどのバスを用いるネットワークよりシステムの構築コストを低く押さえることができる。また、メモリバスはホストCPUから低レイテンシでアクセスできる特長を持っている。本論文では、DIMMnet-2ネットワークコントローラ上にメモリ …

    IPSJ SIG Notes 163, 7-12, 2005-05-31

    References (11) Cited by (1)

  • Cooperative Simulation Environment of Hardware Plugged into a DIMM slot  [in Japanese]

    IZAWA TETSU , WATANABE KONOSUKE , KITAMURA AKIRA , MIYABE YASUO , MIYASHIRO TOMOTAKA , AMANO HIDEHARU

    PCIバスやメモリバス等を介してホストCPUとの間で協調動作を行うようなFPGA上のハードウェアの開発においては, ホストCPUが実際に行うものと同様のアクセスをシミュレーションで実現する必要がある.そこで我々はVerilog PLIの機能を用いて, Verilog HDLシミュレータと, C++により記述されたホストプログラムの協調シミュレーション環境を構築した.現在, この環境を用いて, メモ …

    IPSJ SIG Notes 163, 1-6, 2005-05-31

    References (4)

  • Effects of Conversion of Strided Access into Continuous Access on a Memory Module  [in Japanese]

    TANABE NOBORU , HAKOZAKI HIROTAKA , ANDO HIROSHI , DOHI YASUNORI , NAKAJO HIRONORI , MIYASHIRO TOMOTAKA , KITAMURA AKIRA , AMANO HIDEHARU

    パーソナルコンピュータ(PC)のメモリスロットに装着されるプリフェッチ機能を有するメモリモジュールを提案する. このデバイスは, Pentium^<[○!R]>4などのCOTS(Comercial Off-The-Shelf)型MPUのキャッシュアーキテクチャの弱点を軽減することで, パーソナルスーパコンピュータに匹敵する実効性能をPC上でも実現可能にすることを目指している. 本論文で …

    IPSJ SIG Notes 162, 139-144, 2005-03-07

    References (10)

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