西本 晴子 NISHIMOTO HARUKO

ID:9000046015220

(株)富士通研究所コンピュータシステム研究部 Computer Systems Laboratory, Fujitsu Laboratories Ltd. (1999年 CiNii収録論文より)

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Articles:  1-6 of 6

  • Building a Design Support Tool for Superscalar Processors and Its Case Studies  [in Japanese]

    KIMURA Yasunori , SHIMURA Kouya , NISHIMOTO Haruko , KAWABA Motoyuki , EGUCHI Takeshi

    スーパスカラプロセッサを効率良く設計するための支援ツールParatoolとその適用事例について述べる. Paratoolは, 逐次プロセッサの上で実行した実行トレースをもとに, 設計しようとしているスーパスカラプロセッサの性能を予測するソフトウェアツールである. 逐次プロセッサ上で稼動する. スーパスカラプロセッサを特徴づけるほとんどのマイクロアーキテクチャに関して, 測定が可能になっている. ま …

    The Transactions of the Institute of Electronics,Information and Communication Engineers. 00082(00002), 350-361, 1999-02

    References (20) Cited by (1)

  • Architecture of Geometry Processor 'Procyon'  [in Japanese]

    ASATO AKIRA , IWATA YASUSHI , NISHIMOTO HARUKO , NAKAYAMA HIROSHI , KIMURA YASUNORI

    我々はジオメトリプロセサ「Procyon」の開発を行なっている. Procyon は4並列VLIW型プロセサで, その高並列演算能力とジオメトリ処理を指向した命令セットにより, サンプルプログラムを用いた評価では, 125MHz動作時で約2.6Mポリゴン/秒の性能が見積もられている. この数字は現時点でのハイエンドの3Dシステムと比較しても遜色ない値である. また, Procyonはソースオペラン …

    IPSJ SIG Notes 126, 49-54, 1997-10-28

    References (4) Cited by (1)

  • Geometry processor Procyon : Software development environment  [in Japanese]

    西本 晴子 , 岩田 靖 , 安里 彰 , 中山 寛 , 木村 康則

    近年, プロセッサの開発では,バードウェアとソフトウェアの開発を並行して行なう場合が多い。そのため,ハードウェアの設計・製作段階からターゲットとなるソフトウェアのテストやデバッグのできる環境を構築する必要がある。Procyonを開発するにあたっては, 設計期間の短縮を第一に考え, シンプルなハードウェア構成にした。そのため, 本来ハードウェアで行なっていた演算結果のバイパス制御をソフトウェアによっ …

    全国大会講演論文集 第55回(アーキテクチャ), 50-51, 1997-09-24

    IPSJ  Cited by (1)

  • Geometry processor Procyon : Compaction method  [in Japanese]

    岩田 靖 , 安里 彰 , 細井 聡 , 西本 晴子 , 小沢 年弘

    VLIW方式のプロセッサが実行する命令コードには, 使用しない実行ユニットに対するnop命令が必ず含まれる。これによりコードサイズが膨大になるという問題がある。本稿ではVLIW方式のジオメトリプロセッサであるProcyonで採用したロードモジュールのコンパクション方式について述べる。本方式では, 命令フェッチ時に動的に復元可能なnop命令をロードモジュール内のテキスト領域から取り除くことでコードサ …

    全国大会講演論文集 第55回(アーキテクチャ), 46-47, 1997-09-24

    IPSJ  Cited by (1)

  • Improving Instruction Level Parallelism using Load Address Prediction Techniques  [in Japanese]

    NISHIMOTO HARUKO , KATSUNO AKIRA , KIMURA YASUNORI

    総実行サイクル数を低減し命令レベル並列度を向上させるための, ロード命令のアドレス予測手法を提案する. データキャッシュアクセスレイテンシを低減するロードアドレス予測について, トレースベースのシミュレータで評価を行なった. その結果, in-order実行のプロセッサにおいて, 総実行サイクル数は最大25%減少し, Instruction Per Cycle(IPC)は33% 向上した. また, …

    IPSJ SIG Notes 119, 49-54, 1996-08-27

    References (7) Cited by (2)

  • Performance Evaluation of a Superscalar Processor  [in Japanese]

    Shimura Kouya , Nishimoto Haruko , Eguchi Takeshi , Kimura Yasunori

    実行トレースに基づくスーパスカラ方式のプロセッサの性能評価ツールPara toolを開発した.プロセッサ開発において,マイクロ・アーキテクチャの設計およびコンパイラの開発には性能評価は必須であり,高速で柔軟な性能評価ツールが必要とされる.Para toolの開発には,シミュレーションの精密さよりも,評価の高速性に重きを置いた.本稿では,まず実行トレースを基にPara toolがどのように性能評価を …

    IPSJ SIG Notes, 1-8, 1993

    Cited by (5)

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