石川 誠 ISHIKAWA Makoto

ID:9000046015227

Hitachi, Ltd. (2011年 CiNii収録論文より)

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Articles:  1-14 of 14

  • A 45-nm 37.3GOPS/W Heterogeneous Multi-Core SOC with 16/32 Bit Instruction-Set General-Purpose Core

    NISHII Osamu , YUYAMA Yoichi , ITO Masayuki , KIYOSHIGE Yoshikazu , NITTA Yusuke , ISHIKAWA Makoto , YAMADA Tetsuya , MIYAKOSHI Junichi , WADA Yasutaka , KIMURA Keiji , KASAHARA Hironori , MAEJIMA Hideo

    We built a 12.4mm × 12.4mm, 45-nm CMOS, chip that integrates eight 648-MHz general purpose cores, two matrix processor (MX-2) cores, four flexible engine (FE) cores and media IP (VPU5) to establ …

    IEICE Transactions on Electronics 94(4), 663-669, 2011-04-01

    J-STAGE  References (12)

  • CPU Model-Based Mechatronics/Hardware/Software Co-design Technology for Real-Time Embedded Control Systems

    ISHIKAWA Makoto , SAIKALIS George , OHO Shigeru

    We review practical case studies of a developing method of highly reliable real-time embedded control systems using a CPU modelbased hardware/software co-simulation. We take an approach that enables u …

    IEICE Trans. Electron, C 90(10), 1992-2001, 2007-10-01

    References (11) Cited by (2)

  • Reducing Consuming Clock Power Optimization of a 90nm Embedded Processor Core

    YAMADA Tetsuya , ABE Masahide , NITTA Yusuke , OGURA Kenji , KUSAOKE Manabu , ISHIKAWA Makoto , OZAWA Motokazu , TAKADA Kiwamu , ARAKAWA Fumio , NISHII Osamu , HATTORI Toshihiro

    A low-power SuperH^<TM> embedded processor core, the SH-X2, has been designed in 90-nm CMOS technology. The power consumption was reduced by using hierarchical fine-grained clock gating to reduc …

    IEICE Trans. Electron., C 89(3), 287-294, 2006-03-01

    References (9) Cited by (1)

  • A 4500 MIPS/W, 86μA Resume-Standby, 11μA Ultra-Standby Application Processor for 3G Cellular Phones(Digital, <Special Section>Low-Power LSI and Low-Power IP)

    ISHIKAWA Makoto , KAMEI Tatsuya , KONDO Yuki , YAMAOKA Masanao , SHIMAZAKI Yasuhisa , OZAWA Motokazu , TAMAKI Saneaki , FURUYAMA Mikio , HOSHI Tadashi , ARAKAWA Fumio , NISHII Osamu , HIROSE Kenji , YOSHIOKA Shinichi , HATTORI Toshihiro

    We have developed an application processor optimized for 3G cellular phones. It provides high energy efficiency by using various low power techniques. For low active power consumption, we use a hierar …

    IEICE transactions on electronics E88-C(4), 528-535, 2005-04-01

    DOI  References (6) Cited by (24)

  • Development of Processor Cores for Digital Consumer Appliances  [in Japanese]

    ARAKAWA Fumio , YAMADA Tetsuya , OKADA Takashi , ISHIKAWA Makoto , KONDO Yuki , OZAWA Motokazu , KODAMA Tomoyuki , NISHII Osamu , HATTORI Toshihiro , KAMEI Tatsuya , NISHIMOTO Junichi , YOSHIOKA Shinichi

    近年, 携帯電話, ディジタルカメラ(DSC/DVC), カーナビ等のディジタル家電向けの組込みプロセッサ市場が急成長している.組込みプロセッサはコストと消費電力の厳しい制約の中で高い性能を達成しなければならない.また, 様々な機器の様々な要求にこたえる柔軟性をもたせることも重要である.本論文では, こうした背景のもとで開発したSuperHアーキテクチャの最新プロセッサコアSH-Xを紹介する.SH …

    The IEICE transactions on information systems Pt. 1 88(2), 125-133, 2005-02-01

    References (8)

  • An Embedded Processor Core for Consumer Appliances with 2.8GFLOPS and 36M Polygons/s FPU

    ARAKAWA Fumio , OZAWA Motokazu , NISHII Osamu , HATTORI Toshihiro , YOSHINAGA Takeshi , HAYASHI Tomoichi , KIYOSHIGE Yoshikazu , OKADA Takashi , NISHIBORI Masakazu , KODAMA Tomoyuki , KAMEI Tatsuya , ISHIKAWA Makoto

    A SuperH^<TM> embedded processor core implemented in a 130-nm CMOS process running at 400MHz achieved 720MIPS and 2.8 GFLOPS at a power of 250mW in worst-case conditions. It has a dualissue seve …

    ISSCC Dig. Tech. Papers, Feb. 2004 87(12), 3068-3074, 2004-12-01

    References (11) Cited by (2)

  • An Embedded Processor Core for Consumer Appliances with 2.8GFLOPS and 36M Polygons/s FPU  [in Japanese]

    ARAKAWA Fumio , OZAWA Motokazu , NISHII Osamu , HATTORI Toshihiro , YOSHINAGA Takeshi , HAYASHI Tomoichi , KIYOSHIGE Yoshikazu , OKADA Takashi , NISHIBORI Masakazu , KODAMA Tomoyuki , KAMEI Tatsuya , ISHIKAWA Makoto , IRITA Takahiro , NITTA Yusuke , HIRAOKA Toru

    SuperHアーキテクチャの組込みプロセッサコアを130 nm CMOS プロセスで開発した.ワースト条件で400MHz動作し, 250mWで720MIPSのドライストーン性能, 2.8GFLOPSの浮動小数点ピーク性能,及び36Mポリゴン/秒の基本グラフィクス性能を達成した.プロセッサコアは2命令同時発行の7段パイプライン構成で,前世代の5段パイプライン構成の約1.5倍の動作周波数を達成しながら …

    Technical report of IEICE. ICD 104(67), 13-18, 2004-05-14

    References (12)

  • Application Processor Technology for Next Generation Mobile Phones  [in Japanese]

    IRIE Naohiko , YAMADA Tetsuya , KONDO Yuki , ISHIKAWA Makoto , TSUNODA Takanobu , TOYAMA Keisuke , YAMADA Koji , NISHIMOTO Junichi , TATEZAWA Ken , NAKAZAWA Takuichiro , KAWASAKI Ikuya , UCHIYAMA Kunio

    携帯電話は第2世代から第3世代へ移行しつつあり,これに伴い動画やゲームといった機能面の拡張が急速に進んでいる.これに対応するために,アプリケーションプロセッサへのニーズが高まっている.ここでは,アプリケーションプロセッサSH-Mobileにおける高速,低電力手法について述べる.SH-Mobileは,CPUとDSPを結合したSH3-DSPをコアとして使用し,さらにマルチメディア向けに大容量のSRAM …

    Technical report of IEICE. ICD 102(525), 53-58, 2002-12-12

    References (4)

  • Implementation of MPEG-4 Encoder Using Application Processor for Cellular Phones  [in Japanese]

    KONDOH Yuki , YAMADA Tetsuya , TSUNODA Takanobu , ISHIKAWA Makoto , YAMADA Koji , NISHIMOTO Junichi , IRIE Naohiko , NISHII Osamu , UCHIYAMA Kunio

    携帯電話向けアプリケーシヨンプロセッサ向けソフトウェアMPEG-4 Videoエンコーダを開発した.アプリケーションプロセッサは133MHzで動作し,CPUに密結合した1.0MMAC/MHzのDSPや,高速アクセス可能な128Kバイトの内蔵メモリを搭載することを特徴とする.これらに適した処理アルゴリズムを用いて高速化を行うことによって,MPEG-4 Videoエンコード処理を4.2倍高速に行うこと …

    Technical report of IEICE. ICD 102(273), 79-84, 2002-08-15

    References (4) Cited by (2)

  • Implementation of MPEG-4 Encoder Using Application Processor for Cellular Phones  [in Japanese]

    KONDOH Yuki , YAMADA Tetsuya , TSUNODA Takanobu , ISHIKAWA Makoto , YAMADA Koji , NISHIMOTO Junichi , IRIE Naohiko , NISHII Osamu , UCHIYAMA Kunio

    携帯電話向けアプリケーションプロセッサ向けソフトウェアMPEG-4 Videoエンコーダを開発した.アプリケーションプロセッサは133MHzで動作し,CPUに密結合した1.0MMAC/MHzのDSPや,高速アクセス可能な128Kバイトの内蔵メモリを搭載することを特徴とする.これらに適した処理アルゴリズムを用いて高速化を行うことによって,MPEG-4Videoエンコード処理を4.2倍高速に行うことを …

    Technical report of IEICE. SDM 102(271), 79-84, 2002-08-15

    References (4)

  • A Methodology of Low Power On-Chip Memory Access in Embedded Microprocessor for Mobile Applications  [in Japanese]

    ISHIKAWA Makoto , TAMAKI Saneaki , KAMEI Tatsuya , NISHII Osamu , UCHIYAMA Kunio

    携帯端末向けに開発した32ビット組み込みRISCマイコンコアにおける内蔵メモリの低電力手法について述べる.本コアはキャシュメモリ,XYメモリ,オンチップSRAMを内蔵し,製品の動作周波数仕様に応じてメモリ制御方式を電力重視/速度重視に切替可能な仕組みを持つ.電力重視では加算で得られたメモリアドレスをデコードして対象のメモリをのみを起動するが,速度重視では全加算結果を待たずに,ベースアドレスまたは部 …

    Technical report of IEICE. ICD 102(234), 1-6, 2002-07-18

    References (5) Cited by (1)

  • A Low-Power Embedded RISC Microprocessor with an Integrated DSP for Mobile Applications

    YAMADA Tetsuya , ISHIKAWA Makoto , OGATA Yuji , TSUNODA Takanobu , IRITA Takahiro , TAMAKI Saneaki , NISHIYAMA Kunihiko , KAMEI Tatsuya , TATEZAWA Ken , ARAKAWA Fumio , NAKAZAWA Takuichiro , HATTORI Toshihiro , UCHIYAMA Kunio

    A 32-bit embedded RISC microprocessor core integrating a DSP has been developed using a 0.18μm five-layermetal CMOS technology. The integrated DSP has a single-MAC and exploits CPU resources to reduce …

    IEICE Trans. Electron., C 85(2), 253-262, 2002-02-01

    References (3) Cited by (8)

  • A design method for asynchronous controllers using data-path delay information  [in Japanese]

    KUWAKO MASASHI , ISHIKAWA MAKOTO , UENO YOICHIRO , NANYA TAKASHI

    実際の非同期式プロセッサにおける制御回路の設計仕様は、QDIモデルに基づく回路を実現するのには不完全なことが多い。QDI回路を実現するためには、冗長な仕様を追加する必要がある。本稿では、冗長な仕様を追加する段階においてデータパス回路の処理遅延特性を考慮することより、信頼性と速度性能の両立した制御回路を設計する一手法を示す。

    IPSJ SIG Notes 126, 115-120, 1997-10-28

    References (15)

  • Instruction Cache for Asynchronous Processor TITAC-2  [in Japanese]

    石川 誠 , 桑子 雅史 , 山崎 淳 , 上野 洋一郎 , 南谷 崇

    VLSI製造技術の進歩によりチップ面積は増加し、素子速度は高速になっている。同期式回路は配線遅延の増大により、素子遅延に見合った高速なクロックをチップ全体に分配することが困難になってきている。そこで我々はクロックを用いない非同期式回路で、高速かつ実用的なプロセッサTITAC-2の設計を行なった。高速なプロセッサを構成するにあたって高性能な命令キャッシュは必須である。本稿では非同期式プロセッサ TI …

    全国大会講演論文集 第54回(アーキテクチャ), 95-96, 1997-03-12

    IPSJ 

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