木村 啓二 KIMURA Keiji

ID:9000046247352

早稲田大学理工学術院 Faculty of Science and Engineering, Waseda University (2008年 CiNii収録論文より)

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Articles:  1-1 of 1

  • An Evaluation of Barrier Synchronization Mechanism Considering Hierarchical Processor Grouping  [in Japanese]

    YAMADA Kaito , MASE Masayoshi , SHIRAKO Jun , KIMURA Keiji , ITO Masayuki , HATTORI Toshihiro , MIZUNO Hiroyuki , UCHIYAMA Kunio , KASAHARA Hironori

    マルチコアプロセッサに搭載されつつある多数のコアを効率よく利用するため,ループやサブルーチンの内部の並列性を階層的に解析しタスクの定義を行い,プログラム全域の並列性を利用する階層的粗粒度タスク並列処理が提案されOSCARコンパイラに実装されている.階層的粗粒度タスク並列処理では,複数のプロセッサをソフトウェアにより階層的にグルーピングし,これらのグルーピングされたプロセッサ群に対して階層的に定義さ …

    IPSJ SIG Notes 178, 19-24, 2008-05-06

    References (7)

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