三輪 忍 MIWA SHINOBU

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  • ニューラルネットワークアクセラレータにおけるコア間通信量最小化のためのタスク配置手法 (コンピュータシステム)  [in Japanese]

    進藤 智司 , 大場 百香 , 津邑 公暁 , 三輪 忍

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(177), 243-250, 2016-08-08

  • 再構成可能なニューラルネットワークアクセラレータの提案と性能分析 (コンピュータシステム)  [in Japanese]

    大場 百香 , 三輪 忍 , 進藤 智司 , 津邑 公暁 , 八巻 隼人 , 本多 弘樹

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(177), 235-242, 2016-08-08

  • ヘテロジニアス・プロセッサの設計探索手法の初期検討 (コンピュータシステム)  [in Japanese]

    澁谷 俊憲 , 三輪 忍 , 塩谷 亮太 , 佐々木 広 , 八巻 隼人 , 本多 弘樹

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116(177), 167-173, 2016-08-08

  • TLBミスペナルティ削減のための大容量LLCの利用法に関する初期検討 (集積回路)  [in Japanese]

    有間 英志 , 三輪 忍 , 中田 尚 [他] , 中村 宏 ,

    近年,不揮発性メモリや3次元積層技術等デバイス技術の進歩によって,これまで以上に大容量のメモリをオンチップに実装することが可能となりつつある.また,この様な大容量メモリをラスト・レベル・キャッシュ(LLC)として用いる利用法が提案され,大幅な性能向上が可能であることが示されてきた.しかし,これまでの大容量LLCに関する先行研究では,TLBミスペナルティの影響については,十分な考慮がなされてこなかっ …

    Technical report of IEICE. ICD 114(436), 37-42, 2015-01-29

  • TLBミスペナルティ削減のための大容量LLCの利用法に関する初期検討  [in Japanese]

    有間 英志 , 三輪 忍 , 中田 尚 , 中村 宏

    近年,不揮発性メモリや 3 次元積層技術等デバイス技術の進歩によって,これまで以上に大容量のメモリをオンチップに実装することが可能となりつつある.また,この様な大容量メモリをラスト・レベル・キャッシュ (LLC) として用いる利用法が提案され,大幅な性能向上が可能であることが示されてきた.しかし,これまでの大容量 LLC に関する先行研究では,TLB ミスペナルティの影響については,十分な考慮がな …

    IPSJ SIG Notes 2015-ARC-214(7), 1-6, 2015-01-22

  • Power/Performance Evaluation of EEE in Real HPC Environment  [in Japanese]

    三輪 忍 , 會田 翔 , 安島 雄一郎 , 清水 俊幸 , 安里 彰 , 中村 宏

    近年のHPCシステムではその規模が供給電力によって制限されることが多い.今後,HPCシステムの処理能力をさらに向上させてエクサフロップスを実現するためには,システムの電力性能を高めることが必要不可欠である.本稿ではインタコネクション・ネットワークの省電力化手法として,最新のイーサネットで採用されている技術であるEnergy Efficient Ethernet(EEE)に着目する.EEEは将来のH …

    情報処理学会論文誌コンピューティングシステム(ACS) 7(4), 67-83, 2014-12-16

    IPSJ 

  • Implementation and Evaluation of Dalvik Accelerator Using FPGA  [in Japanese]

    Yuki Oigo , Daisuke Yoshizane , Atsushi Ohta , Shinobu Miwa , Hironori Nakajo

    Android 端末において,Java で記述されたアプリケーションは Dalvik バイトコードと呼ばれる中間コードに変換され,さらに Dalvik 仮想マシンを介して実行される.この VM によるコード実行は性能低下やメモリ使用量の増加といった様々な問題を引き起こすが,この問題に対して我々はハードウェアで直接中間コードを実行する Dalvik アクセラレータを提案してきた.これまで我々はアクセ …

    情報処理学会研究報告. EMB, 組込みシステム 2014-EMB-33(3), 1-8, 2014-05-12

  • Implementation and Evaluation of Dalvik Accelerator Using FPGA  [in Japanese]

    Yuki Oigo , Daisuke Yoshizane , Atsushi Ohta , Shinobu Miwa , Hironori Nakajo

    Android 端末において,Java で記述されたアプリケーションは Dalvik バイトコードと呼ばれる中間コードに変換され,さらに Dalvik 仮想マシンを介して実行される.この VM によるコード実行は性能低下やメモリ使用量の増加といった様々な問題を引き起こすが,この問題に対して我々はハードウェアで直接中間コードを実行する Dalvik アクセラレータを提案してきた.これまで我々はアクセ …

    IPSJ SIG Notes 2014-SE-184(3), 1-8, 2014-05-12

  • Normally-Off Computing: 1. Challenges and Opportunities of Normally-off Computing  [in Japanese]

    中村 宏 , 中田 尚 , 三輪 忍

    コンピュータシステムの低消費電力化は大きな社会的要請であるとともに克服すべき重要な課題である.その解決に向けて,システムにおいて真に動作すべき構成要素以外,常時電源を遮断する「ノーマリーオフ」が注目を集めている.また,2011年度よりNEDOプロジェクト「ノーマリーオフコンピューティング 基盤技術開発」が開始しており,そこでは,近年実用化が進みつつある,MRAM FeRAMなどの新しい材料を用いた …

    情報処理 54(7), 654-660, 2013-06-15

    IPSJ 

  • Normally-Off Computing: 0. Foreword  [in Japanese]

    三輪 忍

    情報処理 54(7), 652-653, 2013-06-15

    IPSJ 

  • Hardware Implementation of a Dalvik Accelerator  [in Japanese]

    吉實 大輔 , 太田 淳 , 三輪 忍 , 中條 拓伯

    組込みシステムシンポジウム2012論文集 (2012), 225-226, 2012-10-10

    IPSJ 

  • Sleep Depth Controlling for Run-Time Leakage Power Saving  [in Japanese]

    TAKEDA Seidai , MIWA Shinobu , NAKAMURA Hiroshi

    電子情報通信学会技術研究報告. ICD, 集積回路 111(352), 69, 2011-12-08

  • Selective Cache Line Allocation with Load/Store Instruction Address.  [in Japanese]

    堀部 悠平 , 三輪 忍 , 塩谷 亮太 , 五島 正裕 , 中條 拓伯

    先進的計算基盤システムシンポジウム論文集 (2011), 316-323, 2011-05-18

    IPSJ 

  • Proposal of a Hardware Scheme for Java Acceleration on Android Devices  [in Japanese]

    太田 淳 , 三輪 忍 , 中條 拓伯

    Android 端末では,Java プログラムは,Dalvik バイトコードと呼ばれる独自のバイトコードに変換され,VM を介して実行される.VM による実行は時間がかかるため,Java バイトコードを携帯端末で実行する場合は,ハードウェア・アクセラレーションがよく行われる.一方,Dalvik バイトコードの場合は,まだ歴史が浅いため,その高速化に関する研究は十分でない.そこで我々は,携帯端末にお …

    情報処理学会論文誌コンピューティングシステム(ACS) 4(3), 115-132, 2011-05-12

    IPSJ  IPSJ 

  • Data Compression on Last Level Cache for Reducing Hardware Amount  [in Japanese]

    横山 弘基 , 堀部 悠平 , 三輪 忍 [他] , 中條 拓伯

    近年,ラスト・レベル・キャッシュは大容量化している.ラスト・レベル・キャッシュが大容量化することにより回路面積が巨大化し,消費電力の増大・レイテンシの増加を招いている.そこで我々は,ラスト・レベル・キャッシュの回路面積を削減することを目的として研究を行う.我々はデータの冗長性に着目し,上位ビットが 0 で連続しているデータを圧縮する手法を提案する.The capacity of last-leve …

    情報処理学会研究報告 2010年度(6), 1-4, 2011-04

    Cited by (1)

  • Area-efficient Register Map Table Using a Cache  [in Japanese]

    三輪 忍 , 張 鵬 , 横山 弘基 [他] , 堀部 悠平 , 中條 拓伯

    SMTの普及により,近年,レジスタ・マップ表は肥大化する傾向にある.マップ表は,通常,マルチポートRAMで構成される.同じくマルチポートRAMであるレジスタ・ファイルに対しては,小容量のキャッシュを用いて回路面積を削減する手法が提案されているが,この手法をマップ表に適用した例はまだない.また,この手法は,マルチポートRAMの回路面積を削減する一般的な手法,たとえばマルチバンク化などとの比較がまった …

    情報処理学会論文誌コンピューティングシステム(ACS) 3(3), 44-55, 2010-09-17

    IPSJ 

  • Selective Cache Allocation : Efficient Cache Management in a Multi-threaded Environment  [in Japanese]

    HORIBE YUHEI , MIWA SHINOBU , SHIOYA RYOTA , GOSHIMA MASAHIRO , NAKAJO HIRONORI

    マルチスレッド実行環境における共有キャッシュでは,スレッド間でメモリ・アクセスが競合し,パフォーマンスが大きく低下してしまう恐れがある.そのため,従来より競合を緩和する研究が数多くなされてきた.従来の研究の多くは,スレッド毎のメモリ・アクセスの性質に着目し,競合を起こしやすいスレッドに対し,リソースへのアクセスに何らかの制限を加える.一方我々は,ロード命令単位の挙動に着目し,より細粒度にリソースへ …

    情報処理学会研究報告. 計算機アーキテクチャ研究会報告 190, A1-A8, 2010-08-03

    References (11)

  • Extraction of Horns in a Noisy Environment by EMD  [in Japanese]

    NAKANISHI Masaki , MITSUKURA Yasue , TANAKA Toshihisa , MIWA Shinobu , NAKAJO Hironori

    電気学会研究会資料. IIC, 産業計測制御研究会 2010(71), 19-22, 2010-03-08

    References (5)

  • Fast Instruction Supply Method Using Scheduled Instruction Cache  [in Japanese]

    MIWA SHINOBU , NAKAJO HIRONORI

    本稿では,スケジュールド命令キャッシュを用いて,実行ユニットへ命令を高速に供給する手法を提案する.スケジュールド命令キャッシュは発行された命令列をそのままの順で保持するキャッシュである.それが保持する命令列は,フェッチと分解という,通常よりも低レイテンシな処理によって発行できる.高速な命令発行は分岐予測ミスの早期発見に繋がる.提案手法によって性能が最大 17.4% 改善された.We propose …

    情報処理学会研究報告. 計算機アーキテクチャ研究会報告 185, F1-F8, 2009-10-26

    References (8)

  • Dynamic Switch Strategies of Accessing L1/L2 Cache for an SMT Processor  [in Japanese]

    小笠原 嘉泰 , 三輪 忍 , 中條 拓伯

    SMTプロセッサは,複数のスレッドで演算器やキャッシュメモリを共有し,性能向上を目指している.ところが,キャッシュメモリの共有が原因で,キャッシュラインにおけるスレッド間競合が発生し,性能が低下するという問題がある.そこで本論文では,キャッシュアクセスとしてL2-ダイレクトアクセスを可能にし,それを適切な条件で適用することでL1-キャッシュメモリを使用するスレッド数を調節し,スレッド間競合を抑える …

    情報処理学会論文誌コンピューティングシステム(ACS) 2(3), 12-25, 2009-09-18

    IPSJ  Cited by (1)

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