林 伴一 HAYASHI Tomoichi

ID:9000345265320

株式会社ルネサステクノロジ Renesas Technology Corp. (2006年 CiNii収録論文より)

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Articles:  1-12 of 12

  • Development of an embedded processor core SH-X2  [in Japanese]

    OKADA Takashi , HAYASHI Tomoichi , SHIMIZU Takehiro , ARAKAWA Fumio , YAMADA Tetsuya , NISHII Osamu , HATTORI Toshihiro

    民生機器特に携帯, カーナビゲーション向けの組み込みプロセッサコアSH-X2コアを開発した.本コアは90nmCMOSプロセスを適用し, 1.2Vで動作周波数800MHzを達成した.8段パイプライン2並列スーパスカラ方式を採用し, 1440 Dhrystone MIPS, 5.6GFLOPS, 73M polygons/sを実現した.本稿では, SH-X2での低電力化技術, FPUのハードウェアイン …

    IEICE technical report 105(354), 19-24, 2005-10-21

    References (5)

  • Development of an embedded processor core SH-X2  [in Japanese]

    OKADA Takashi , HAYASHI Tomoichi , SHIMIZU Takehiro , ARAKAWA Fumio , YAMADA Tetsuya , NISHII Osamu , HATTORI Toshihiro

    民生機器特に携帯, カーナビゲーション向けの組み込みプロセッサコアSH-X2コアを開発した.本コアは90nmCMOSプロセスを適用し, 1.2Vで動作周波数800MHzを達成した.8段パイプライン2並列スーパスカラ方式を採用し, 1440 Dhrystone MIPS, 5.6GFLOPS, 73M polygons/sを実現した.本稿では, SH-X2での低電力化技術, FPUのハードウェアイン …

    IEICE technical report 105(352), 19-24, 2005-10-21

    References (5)

  • Development of an embedded processor core SH-X2  [in Japanese]

    OKADA Takashi , HAYASHI Tomoichi , SHIMIZU Takehiro , ARAKAWA Fumio , YAMADA Tetsuya , NISHII Osamu , HATTORI Toshihiro

    民生機器特に携帯, カーナビゲーション向けの組み込みプロセッサコアSH-X2コアを開発した. 本コアは90nmCMOSプロセスを適用し, 1.2Vで動作周波数800MHzを達成した. 8段パイプライン2並列スーパスカラ方式を採用し, 1440Dhrystone MIPS, 5.6GFLOPS, 73M polygons/sを実現した. 本稿では, SH-X2での低電力化技術, FPUのハードウェア …

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 2005(102), 137-142, 2005-10-20

    References (5)

  • Development of an embedded processor core SH-X2  [in Japanese]

    OKADA Takashi , HAYASHI Tomoichi , SHIMIZU Takehiro , ARAKAWA Fumio , YAMADA Tetsuya , NISHII Osamu , HATTORI Toshihiro

    民生機器特に携帯, カーナビゲーション向けの組み込みプロセッサコアSH-X2コアを開発した.本コアは90nmCMOSプロセスを適用し, 1.2Vで動作周波数800MHzを達成した.8段パイプライン2並列スーパスカラ方式を採用し, 1440 Dhrystone MIPS, 5.6GFLOPS, 73M polygons/sを実現した.本稿では, SH-X2での低電力化技術, FPUのハードウェアイン …

    IEICE technical report. Signal processing 105(350), 19-24, 2005-10-14

    References (5)

  • An Embedded Processor Core for Consumer Appliances with 2.8GFLOPS and 36M Polygons/s FPU  [in Japanese]

    ARAKAWA Fumio , OZAWA Motokazu , NISHII Osamu , HATTORI Toshihiro , YOSHINAGA Takeshi , HAYASHI Tomoichi , KIYOSHIGE Yoshikazu , OKADA Takashi , NISHIBORI Masakazu , KODAMA Tomoyuki , KAMEI Tatsuya , ISHIKAWA Makoto , IRITA Takahiro , NITTA Yusuke , HIRAOKA Toru

    SuperHアーキテクチャの組込みプロセッサコアを130 nm CMOS プロセスで開発した.ワースト条件で400MHz動作し, 250mWで720MIPSのドライストーン性能, 2.8GFLOPSの浮動小数点ピーク性能,及び36Mポリゴン/秒の基本グラフィクス性能を達成した.プロセッサコアは2命令同時発行の7段パイプライン構成で,前世代の5段パイプライン構成の約1.5倍の動作周波数を達成しながら …

    Technical report of IEICE. ICD 104(67), 13-18, 2004-05-14

    References (12)

  • Issue control logic implementation and delay improvement for multimedia processor SH4-CPU  [in Japanese]

    TSUNODA Takanobu , NISHII Osamu , ARAKAWA Fumio , NAKANO Sadaki , YAMADA Tetsuya , HAYASHI Tomoichi , UCHIYAMA Kunio , HATTORI Toshihiro , NAKAGAWA Norio , NARITA Susumu , SATOMURA Ryuichi , SEKI Mitsuho

    2命令同時実行、200MHz動作により360VAX-MIPSの整数演算性能をもつマイクロプロセッサSH4-CPUにおけるスーパスカラ制御論理、およびデータ依存解析・フォワーディング制御論理の高速化手法について述べる。本論理はプロセッサの動作周波数を決定するクリティカルパスである。本提案方式では、命令コードで指定せず暗黙的に参照する汎用レジスタR0、および制御・システムレジスタへのアクセスについてデ …

    Technical report of IEICE. ICD 99(399), 89-96, 1999-10-29

    References (3)

  • Issue control logic implementation and delay improvement for multimedia processor SH4-CPU  [in Japanese]

    TSUNODA Takanobu , NISHII Osamu , ARAKAWA Fumio , NAKANO Sadaki , YAMADA Tetsuya , HAYASHI Tomoichi , UCHIYAMA Kunio , HATTORI Toshihiro , NAKAGAWA Norio , NARITA Susumu , SATOMURA Ryuichi , SEKI Mitsuho

    2命令同時実行、200MHz動作により360VAX-MIPSの整数演算性能をもつマイクロプロセッサSH4-CPUにおけるスーパスカラ制御論理、およびデータ依存解析・フォワーディング制御論理の高速化手法について述べる。本論理はプロセッサの動作周波数を決定するクリティカルパスである。本提案方式では、命令コードで指定せず暗黙的に参照する汎用レジスタR0、および制御・システムレジスタへのアクセスについてデ …

    Technical report of IEICE. DSP 99(397), 89-96, 1999-10-29

    References (3)

  • Issue control logic implementation and delay improvement for multimedia processor SH4-CPU  [in Japanese]

    TSUNODA Takanobu , NISHII Osamu , ARAKAWA Fumio , NAKANO Sadaki , YAMADA Tetsuya , HAYASHI Tomoichi , UCHIYAMA Kunio , HATTORI Toshihiro , NAKAGAWA Norio , NARITA Susumu , SATOMURA Ryuichi , SEKI Mitsuho

    2命令同時実行、200MHz動作により360VAX-MIPSの整数演算性能をもつマイクロプロセッサSH4-CPUにおけるスーパスカラ制御論理、およびデータ依存解析・フォワーディング制御論理の高速化手法について述べる。本論理はプロセッサの動作周波数を決定するクリティカルパスである。本提案方式では、命令コードで指定せず暗黙的に参照する汎用レジスタRO、および制御・システムレジスタへのアクセスについてデ …

    IEICE technical report. Image engineering 99(401), 89-96, 1999-10-29

    References (3)

  • 167MHz0.4W1.2GFLOPSプロセッサ向け浮動小数点演算ユニットの開発  [in Japanese]

    山田 哲也 , 荒川 文男 , 林 伴一 [他]

    電子情報通信学会技術研究報告 99(398), 29-35, 1999-10-28

  • Design of Floating Point unit for 167MHz 0.4W 1.2GFLOPS Microprocessor  [in Japanese]

    YAMADA Tetsuya , ARAKAWA Fumio , HAYASHI Tomoichi , TOTSUKA Yonetaro , NISHII Osamu

    0.18μm、5層配線CMOSプロセスを用いて2命令発行のスーパースカラマイクロプロセッサ向けの浮動小数点ユニットを開発した。1.8Vにて167MHzで動作する。消費電力は0.4Wである。本浮動小数点ユニットはIEEE-754規格に準拠する。3Dグラフィックス強化のために内積演算器を内蔵し、1.2GFLOPSを達成する。低電力化のために浮動小数点ユニットを使用しない命令をNOP命令に置換えるハード …

    Technical report of IEICE. ICD 99(398), 29-35, 1999-10-28

    References (5)

  • Design of Floating Point unit for 167MHz 0.4W 1.2GFLOPS Microprocessor  [in Japanese]

    YAMADA Tetsuya , ARAKAWA Fumio , HAYASHI Tomoichi , TOTSUKA Yonetaro , NISHII Osamu

    0.18tl,111、5層配線CMOSプロセスを用いて2命令発行のスーパースカラマイクロプロセッサ向けの浮動小数点ユニットを開発した。1.8Vにて167MHzで動作する。消費電カは0.4Wである。本浮動小数点ユニットは工EEE-754規格に準拠する。3Dグラフィックス強化のために内積演算器を内蔵し、1.2GFLOPSを達成する。低電カ化のために浮動小数点ユニットを使用しない命令をNOP命令に置換え …

    Technical report of IEICE. DSP 99(396), 29-35, 1999-10-28

    References (5)

  • Design of Floating Point unit for 167MHz 0.4W 1.2GFLOPS Microprocessor  [in Japanese]

    YAMADA Tetsuya , ARAKAWA Fumio , HAYASHI Tomoichi , TOTSUKA Yonetaro , NISHII Osamu

    0.18μm、5層配線CMOSプロセスを用いて2命令発行のスーパースカラマイクロプロセッサ向けの浮動小数点ユニットを開発した。1.8Vにて167MHzで動作する。消費電力は0.4Wである。本浮動小数点ユニットはIEEE-754規格に準拠する。3Dグラフィックス強化のために内積演算器を内蔵し、1.2GFLOPSを達成する。低電力化のために浮動小数点ユニットを使用しない命令をNOP命令に置換えるハード …

    IEICE technical report. Image engineering 99(400), 29-35, 1999-10-28

    References (5)

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