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検索結果 47 件

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  • メモリスタを用いた等価な応答を返すPUF対の検討

    田中, 悠貴, 辺, 松, 廣本, 正之, 佐藤, 高史 DAシンポジウム2018論文集 2018 124-129, 2018-08-22

    近年,半導体の製造ばらつきを用いてチップの個体識別を行う Physically Unclonable Function (PUF) の研究が活発に行なわれている.既存の PUF 認証方式には認証側で Challenge Response Pair (CRP) を記録しなければならない課題があった.本研究では,等価な応答を返す PUF 対を提案することで,CRP …

    情報処理学会

  • 原子層堆積法を用いた酸化物薄膜スタックの電気特性制御と多値メモリ

    生田目 俊秀 応用物理 87 (1), 25-28, 2018-01-10

    ...を形成できる利点を有しており,幅広い分野で興味がもたれている成膜手法である.本稿では,200°Cの低温度で,ALD法を用いて作製したアモルファスなAl<sub>2</sub>O<sub>3</sub>-TiO<sub>2</sub>バイレイヤをスイッチング層として用いたキャパシタが,Al<sub>2</sub>O<sub>3</sub>層とTiO<sub>2</sub>層の作製順序を変えるだけで,メモリスタ...

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  • 結晶成長の空間選択性に基づいた単結晶金属酸化物ナノワイヤの創製とナノデバイス展開

    柳田 剛, 長島 一樹, 高橋 綱己 応用物理 87 (1), 29-33, 2018-01-10

    ...<p>機能物性の宝庫である金属酸化物を「結晶成長の空間選択性」により,基板上の狙った空間位置のみに高品質な単結晶ナノワイヤ構造やヘテロナノワイヤ構造として設計し,1本の単結晶ナノワイヤ物性測定,新しい酸化物ナノワイヤデバイス(ナノワイヤメモリスタ,ナノワイヤ熱電素子,ナノワイヤ生体分子分析,ナノワイヤ分子認識センサ)へと展開してきた筆者らの一連の研究内容について紹介する.</p>...

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  • ニューロモルフィック強誘電体素子を用いたアナログ演算によるパターン認識

    上田 路人, 西谷 雄, 金子 幸広, 辻村 歩 人工知能学会全国大会論文集 JSAI2013 (0), 3H3OS05b6-3H3OS05b6, 2013

    ...<p>強誘電体をゲート酸化膜に配したトランジスタである強誘電体メモリスタ(FeMEM)は、印加した電圧パルスの大きさでその抵抗値をアナログ的に変化し保持できる。FeMEMをシナプスとし、アナログ積分器をニューロンとすることで、Hopfield Networkをアナログ回路で構築した。...

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  • メモリスタの物理起源

    長島 一樹, 柳田 剛, 岡 敬祐, 金井 真樹, Klamchuen Annop, Kim Jin-soo, Park Bae Ho, 川合 知二 応用物理学会学術講演会講演予稿集 2011.2 (0), 995-995, 2011-08-16

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  • 磁束と電荷を結ぶ新しいデバイスの探索

    雨宮 好仁 応用物理 78 (12), 1146-1149, 2009-12-10

    ...この素子はメモリスタという仮称のもとに,最近いろいろと話題をまくようになった.もし存在するならば磁束と電荷を結ぶ新しいデバイスと予想されるが,現在のところまだ見つかっていない.</p>...

    DOI Web Site 参考文献5件

  • 積層フリップチップ実装構造の残留応力低減構造に関する研究

    上田 啓貴, 佐々木 拓也, 三浦 英生 エレクトロニクス実装学会誌 12 (6), 519-525, 2009

    ...メモリスタック構造に代表される同位相バンプ積層構造においては,バンプ間のチップ残留応力が数百MPaにも達する場合があり,チップ内あるいは積層チップ間でデバイス特性分布が生じることが懸念されている。そこで,応力振幅約30 MPa以下に抑制し,積層チップ間の応力分布の相違もほぼ0 MPaにできる構造を提案した。...

    DOI Web Site Web Site 被引用文献1件 参考文献17件

  • 三次元実装システムにおける低応力構造設計指針

    上田 啓貴, 佐々木 拓也, 三浦 英生 エレクトロニクス実装学術講演大会講演論文集 22a (0), 181-183, 2008

    ...システムLSI製品の小型・高機能化を実現する三次元フリップチップ実装構造において,著者らは,チップとバンプ層接続界面近傍にバンプ周期に依存して周期残留応力分布が発生し,この残留応力の主要構造因子及び残留応力の応力発現メカニズムについて明らかにしてきた.本報告では,主要構造因子を最適化することにより,実装応力を低減する設計指針を提案する.例えば,チップ厚さ50 μmのメモリスタック構造において,Si基板...

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