非同期式プロセッサ TITAC-2 のキャッシュ構成

• 石川, 誠

• 桑子, 雅史

• 山崎, 淳

• 上野, 洋一郎

• 南谷, 崇

書誌事項

タイトル別名

• Instruction Cache for Asynchronous Processor TITAC-2

抄録

VLSI製造技術の進歩によりチップ面積は増加し、素子速度は高速になっている。同期式回路は配線遅延の増大により、素子遅延に見合った高速なクロックをチップ全体に分配することが困難になってきている。そこで我々はクロックを用いない非同期式回路で、高速かつ実用的なプロセッサTITAC-2の設計を行なった。高速なプロセッサを構成するにあたって高性能な命令キャッシュは必須である。本稿では非同期式プロセッサ TITAC-2に組み込まれた命令キャッシュの構成とその高速化手法の紹介をすると共に、ラインフェッチの方式、ラインサイズなどの設計要素が性能に与える影響について述べる。

収録刊行物

• 全国大会講演論文集

  全国大会講演論文集 第54回 (アーキテクチャ), 95-96, 1997-03-12

詳細情報

• CRID: 1050574047127877888
• NII論文ID: 110002890181
• NII書誌ID: AN00349328
• Web Site: http://id.nii.ac.jp/1001/00131126/
• 本文言語コード: ja
• 資料種別: conference paper
• データソース種別:
  • IRDB
  • CiNii Articles