Verilog-HDLによるRISC-V 5段パイプラインプロセッサの設計

• 菊池, 智也

• 大津, 金光

• 大川, 猛

• 横田, 隆史

抄録

RISC-VはオープンなISAであり、オープンソースとして様々な実装のプロセッサが公開されている。研究や商用でも広く利用されており、RISC-Vプロセッサを拡張して利用することを想定した場合、主流な言語で設計されたシンプルなRISC-Vプロセッサは有用であると考えられる。よって本研究では、主流なHDLであるVerilog-HDLを用いて、拡張を想定したシンプルなRISC-Vプロセッサの設計を行う。従来のRISC5段パイプラインの設計で、RISC-Vの基本命令セットであるRV32I互換プロセッサとして設計し、動作確認を行う。

収録刊行物

• 第81回全国大会講演論文集

  第81回全国大会講演論文集 2019 (1), 49-50, 2019-02-28

キーワード

• コンピュータシステム

詳細情報

• CRID: 1050855522082907392
• NII論文ID: 170000179134
• NII書誌ID: AN00349328
• Web Site: http://id.nii.ac.jp/1001/00196047/
• 本文言語コード: ja
• 資料種別: conference paper
• データソース種別:
  • IRDB
  • CiNii Articles
  • KAKEN