高位設計と低位設計の違いとFPGA演算性能の関係について

• 横野, 智也

• 山口, 佳樹

• 藤田, 典久

• 小林, 諒平

• 朴, 泰祐

• 吉川, 耕司

• 安部, 牧人

• 梅村, 雅之

抄録

FPGA1チップの回路規模が100 万システムゲートを超えた現在，その全ての動作を把握し，RTL(Register Transfer Level)設計により完全な最適化を達成するのは困難になりつつある．そこで，高位記述言語によるHLS(High Level Synthesis) 設計に注目が集まっている．Intel社のIntel SDK for OpenCL，Xilinx 社のVivado HLS およびSDAccel などHLS 設計・開発環境は整いつつある．ここで，データセンターのような多くのユーザが利用しかつ複数のFPGA が並列に動作する環境において，RTL設計のみを唯一の選択肢とし続けることはユーザビリティの点から現実的ではない．一方，高性能演算と言う観点で設計手法をみたとき，HLS 設計のみを選択肢とするのは，現時点では時期尚早と考えられる．そこで本論文では，HDL 設計とHLS 設計の現状を等距離から評価し議論することで，次世代のヘテロジニアス高性能計算およびそこにFPGA が存在する可能性について検討する.

収録刊行物

• 第81回全国大会講演論文集

  第81回全国大会講演論文集 2019 (1), 59-60, 2019-02-28

キーワード

• コンピュータシステム

詳細情報

• CRID: 1050855522048129536
• NII論文ID: 170000179139
• NII書誌ID: AN00349328
• Web Site: http://id.nii.ac.jp/1001/00196052/
• 本文言語コード: ja
• 資料種別: conference paper
• データソース種別:
  • IRDB
  • CiNii Articles