SystemVerilogアサーション・ハンドブック
Author(s)
Bibliographic Information
SystemVerilogアサーション・ハンドブック
丸善, 2006.1
- Other Title
-
System Verilog assertions handbook : for formal and dynamic verification
SystemVerilogアサーションハンドブック
- Title Transcription
-
System Verilog アサーション ハンドブック
Available at / 36 libraries
-
No Libraries matched.
- Remove all filters.
Search this Book/Journal
Note
「Verilog/VHDL設計でのPSL/Sugar入門」 の続刊
その他の共訳者: 朽木順一, 茂木幸夫, 小笠原敦, 明石貴昭
Description and Table of Contents
Description
ＳｙｓｔｅｍＶｅｒｉｌｏｇでは、Ｖｅｒｉｌｏｇ ＨＤＬが大幅に機能強化されている。特に検証面で、テストベンチ構文とアサーション構文が追加されたことが大きい。本書は、その中でも通称ＳＶＡ（ＳｙｓｔｅｍＶｅｒｉｌｏｇＡｓｓｅｒｔｉｏｎ）と呼ばれるアサーション構文に焦点をあて、アサーション・ハンドブックとして書かれている。多くの記述例を用い設計／検証者に親しみやすい構成をとっているので、ＳＶＡを用いてアサーション活用を始めるための絶好の書籍である。
Table of Contents
- 第１章 検証メソドロジにおけるＳＹＳＴＥＭＶＥＲＩＬＯＧアサーションの役割
- 第２章 プロパティとアサーションの概要
- 第３章 プロパティについて
- 第４章 シーケンスについて
- 第５章 プロパティとシーケンスの高度な話題
- 第６章 設計プロセスでのＳｙｓｔｅｍＶｅｒｉｌｏｇアサーション
- 第７章 アサーションを使用したフォーマル検証
- 第８章 ＳｙｓｔｅｍＶｅｒｉｌｏｇアサーション・ガイドライン
- 第９章 ＳｙｓｔｅｍＶｅｒｉｌｏｇアサーション辞書
by "BOOK database"
