SystemVerilog設計スタートアップ : VerilogからSystemVerilogへステップアップするための第一歩
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SystemVerilog設計スタートアップ : VerilogからSystemVerilogへステップアップするための第一歩
（Design Wave Advance）
CQ出版, 2008.5
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SystemVerilog設計スタートアップ : VerilogからSystemVerilogへステップアップするための第一歩
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SystemVerilog セッケイ スタート アップ : Verilog カラ SystemVerilog エ ステップ アップ スル タメ ノ ダイイッポ
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Description
システムＬＳＩやＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）といったディジタルＬＳＩの設計に欠かせないハードウェア記述言語（ＨＤＬ）の業界標準として、Ｖｅｒｉｌｏｇ ＨＤＬが広く利用されている。このＶｅｒｉｌｏｇ ＨＤＬをベースに、設計、検証、モデリングの各機能を強化した言語がＳｙｓｔｅｍＶｅｒｉｌｏｇ（ＩＥＥＥ １８００）である。具体的には、構文を改良して記述量を削減しやすくなった。また、アサーションや制約付きランダム・テスト生成といった大規模ＬＳＩの検証に必要な機能が追加された。本書では、ＳｙｓｔｅｍＶｅｒｉｌｏｇの構文やＶｅｒｉｌｏｇ ＨＤＬとの違い、実際のサンプル記述、シミュレータを利用した設計・検証の手順などについて解説する。
Table of Contents
- 第１部 ＳｙｓｔｅｍＶｅｒｉｌｏｇイントロダクション編
- 第２部 ＳｙｓｔｅｍＶｅｒｉｌｏｇ構文編
- 第３部 ＳｙｓｔｅｍＶｅｒｉｌｏｇアサーション編
- 第４部 ＳｙｓｔｅｍＶｅｒｉｌｏｇシミュレーション演習編
- 第５部 ＳｙｓｔｅｍＶｅｒｉｌｏｇモデリング編
- 第６部 Ｖｅｒｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ Ｍａｎｕａｌ（ＶＭＭ）活用編
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