RTL設計スタイルガイド : LSI設計の基本
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RTL設計スタイルガイド : LSI設計の基本
培風館, 2011.6
- VHDL編
- Verilog HDL編
- Other Title
-
LSI設計の基本RTL設計スタイルガイド
- Title Transcription
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RTL セッケイ スタイル ガイド : LSI セッケイ ノ キホン
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VHDL編09C||JAXA||50140308675014030867,
Verilog HDL編09C||JAXA||50140308945014030894 -
Kanazawa University Library自然図一般図書
VHDL編549.7:L925:11100-08272-7,
Verilog HDL編549.7:L925:21100-08271-9 -
Kwansei Gakuin University Library三田
VHDL編624.9:1683:10073474603,
Verilog HDL編624.9:1683:20073474611 -
Library, Faculty of Engineering, Kinki University図書館
VHDL編549.7||R79510340061,
Verilog HDL編549.7||R79510338000 -
Kobe University Library for Science and Technology
Verilog HDL編549-7-321//2030201100969,
VHDL編549-7-321//1037201110865 -
Shibaura Institute of Technology Toyosu Library芝図
VHDL編549.7/H29/11186614,
Verilog HDL編549.7/H29/21186615 -
Tokyo University of Agriculture and Technology Koganei Library
VHDL編549.7/RB60731358,
Verilog HDL編549.7/RB60731346 -
VHDL編549.7||81||B||S1201118444,
Verilog HDL編549.7||81||B||S1201118443 -
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Note
奥付の監修者名: 半導体理工学研究センター
Verilog HDL編: 改訂第二版(2006)の内容を見直ししたもの(「はじめに」より)
Description and Table of Contents
- Volume
-
VHDL編 ISBN 9784563067854
Description
Table of Contents
- １章 基本設計制約（命名規則；同期設計 ほか）
- ２章 ＲＴＬ記述テクニック（ＲＴＬ記述でのＶＨＤＬ文法制限；組み合わせ回路のｐｒｏｃｅｓｓ文記述 ほか）
- ３章 ＲＴＬ設計手法（機能ライブラリの作成；ライブラリの使用 ほか）
- ４章 検証のテクニック（テストベンチ記述；プロシージャ記述 ほか）
- Ａ 付録（Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒによる論理合成；Ｅｎｃｏｕｎｔｅｒ ＲＴＬ Ｃｏｍｐｉｌｅｒによる論理合成）
- Volume
-
Verilog HDL編 ISBN 9784563067861
Table of Contents
- １章 基本設計制約（命名規則；同期設計 ほか）
- ２章 ＲＴＬ記述テクニック（組み合わせ回路；組み合わせ回路のａｌｗａｙｓ文記述 ほか）
- ３章 ＲＴＬ設計手法（機能ライブラリの作成；機能ライブラリの使用 ほか）
- ４章 検証のテクニック（テストベンチ記述；タスク記述 ほか）
- Ａ 付録（Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒによる論理合成；Ｅｎｃｏｕｎｔｅｒ ＲＴＬ Ｃｏｍｐｉｌｅｒによる論理合成 ほか）
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