Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ
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Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ
（デザインウェーブムック）
CQ出版, 2010.10
- タイトル別名
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Verilog HDL & VHDLテストベンチ記述の初歩
テストベンチ : Verilog HDL & VHDL : 記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ
- タイトル読み
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Verilog HDL & VHDLテスト ベンチ キジュツ ノ ショホ : ロンリ カイロ ノ ケンショウ デ モチイル HDLブンポウ ト ノウハウ
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内容説明・目次
内容説明
本シリーズでは、技術のボーダレス化が進む時代の設計・開発手法やデバイス要素技術、システム構築技術について、ていねいに解説します。
目次
- 第１部 テストベンチの基本（検証の重要性とテストベンチ；組み合わせ回路のためのテストベンチ ほか）
- 第２部 テストベンチの文法（遅延の記述方法；標準出力の記述方法 ほか）
- 第３部 検証のテクニック（テスト・パターンの検討；ランダム検証 ほか）
- Ａｐｐｅｎｄｉｘ（テストベンチ記述のためのＶｅｒｉｌｏｇ ＨＤＬ文法リファレンス；テストベンチ記述のためのＶＨＤＬ文法リファレンス）
「BOOKデータベース」 より
