Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ

書誌事項

Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ

安岡貴志著

(デザインウェーブムック)

CQ出版, 2010.10

タイトル別名

Verilog HDL & VHDLテストベンチ記述の初歩

テストベンチ : Verilog HDL & VHDL : 記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ

タイトル読み

Verilog HDL & VHDLテスト ベンチ キジュツ ノ ショホ : ロンリ カイロ ノ ケンショウ デ モチイル HDLブンポウ ト ノウハウ

大学図書館所蔵 件 / 33

内容説明・目次

内容説明

本シリーズでは、技術のボーダレス化が進む時代の設計・開発手法やデバイス要素技術、システム構築技術について、ていねいに解説します。

目次

  • 第1部 テストベンチの基本(検証の重要性とテストベンチ;組み合わせ回路のためのテストベンチ ほか)
  • 第2部 テストベンチの文法(遅延の記述方法;標準出力の記述方法 ほか)
  • 第3部 検証のテクニック(テスト・パターンの検討;ランダム検証 ほか)
  • Appendix(テストベンチ記述のためのVerilog HDL文法リファレンス;テストベンチ記述のためのVHDL文法リファレンス)

「BOOKデータベース」 より

関連文献: 1件中  1-1を表示

詳細情報

ページトップへ