SystemVerilogによるモデリングと論理合成 : ハードウェア記述言語による回路設計の基礎
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書誌事項
SystemVerilogによるモデリングと論理合成 : ハードウェア記述言語による回路設計の基礎
共立出版, 2026.1
- タイトル別名
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RTL modeling and logic synthesis with SystemVerilog
- タイトル読み
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System Verilog ニ ヨル モデリング ト ロンリ ゴウセイ : ハードウェア キジュツ ゲンゴ ニ ヨル カイロ セッケイ ノ キソ
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注記
表現種別: テキスト (ncrcontent), 機器種別: 機器不用 (ncrmedia), キャリア種別: 冊子 (ncrcarrier)
参考文献: p[224]-225
