命令レベル並列処理 : プロセッサアーキテクチャとコンパイラ

Author(s)

• 安藤, 秀樹 アンドウ, ヒデキ

Bibliographic Information

命令レベル並列処理 : プロセッサアーキテクチャとコンパイラ

安藤秀樹著

（並列処理シリーズ / 萩原宏 [ほか] 編, 3）

コロナ社, 2005.10

Other Title

Instruction-level parallel processing : processor architecture and compilers

Title Transcription

メイレイ レベル ヘイレツ ショリ : プロセッサ アーキテクチャ ト コンパイラ

Note

参考文献: p[212]-223

Description and Table of Contents

Table of Contents

• １　命令レベル並列の基礎（制約）
• ２　スーパスカラプロセッサ（基本構成；動的命令スケジューリング；正確な例外；レジスタリネーミング　ほか）
• ３　ＶＬＩＷプロセッサ（概要；スーパスカラプロセッサとの比較；スケジューリングアルゴリズムの分類；局所命令スケジューリング　ほか）
• ４　おわりに

by "BOOK database"

Details

• NCID: BA73659821
• ISBN:
  • 4339025836
• Country Code: ja
• Title Language Code: jpn
• Text Language Code: jpn
• Place of Publication: 東京
• Pages/Volumes: ix, 227p
• Size: 22cm
• Classification:
  • NDC8 : 548.2
  • NDC9 : 548.29
  • NDC9 : 007.6
• Subject Headings:
  • BSH : 並列処理(コンピュータ)
• Parent Bibliography ID:
  • BN06047705