命令レベル並列処理 : プロセッサアーキテクチャとコンパイラ

著者

• 安藤, 秀樹 アンドウ, ヒデキ

書誌事項

命令レベル並列処理 : プロセッサアーキテクチャとコンパイラ

安藤秀樹著

（並列処理シリーズ / 萩原宏 [ほか] 編, 3）

コロナ社, 2005.10

タイトル別名

Instruction-level parallel processing : processor architecture and compilers

タイトル読み

メイレイ レベル ヘイレツ ショリ : プロセッサ アーキテクチャ ト コンパイラ

注記

参考文献: p[212]-223

内容説明・目次

目次

• １　命令レベル並列の基礎（制約）
• ２　スーパスカラプロセッサ（基本構成；動的命令スケジューリング；正確な例外；レジスタリネーミング　ほか）
• ３　ＶＬＩＷプロセッサ（概要；スーパスカラプロセッサとの比較；スケジューリングアルゴリズムの分類；局所命令スケジューリング　ほか）
• ４　おわりに

「BOOKデータベース」 より

詳細情報

• NII書誌ID(NCID): BA73659821
• ISBN:
  • 4339025836
• 出版国コード: ja
• タイトル言語コード: jpn
• 本文言語コード: jpn
• 出版地: 東京
• ページ数/冊数: ix, 227p
• 大きさ: 22cm
• 分類:
  • NDC8 : 548.2
  • NDC9 : 548.29
  • NDC9 : 007.6
• 件名:
  • BSH : 並列処理(コンピュータ)
• 親書誌ID:
  • BN06047705