ベリフィケーション・メソドロジ・マニュアル : SystemVerilogでLSI機能検証プロセスを徹底改善
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ベリフィケーション・メソドロジ・マニュアル : SystemVerilogでLSI機能検証プロセスを徹底改善
（Design Wave Advance）
CQ出版, 2006.4
- Other Title
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Verification methodology manual for systemVerilog
ベリフィケーションメソドロジマニュアル : SystemVerilogでLSI機能検証プロセスを徹底改善
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ベリフィケーション・メソドロジ・マニュアル : SystemVerilog デ LSI キノウ ケンショウ プロセス オ テッテイ カイゼン
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Note
原著の翻訳
その他の著者: Eduard Cerny, Alan Hunter, Andrew Nightingale
監訳: STARC, ARM, Synopsys
Description and Table of Contents
Description
本書は、ディジタルＬＳＩ開発の機能検証に関する指針をまとめたノウハウ集です。検証計画やテストベンチ、アサーション、カバレッジ、システム・レベル検証の具体的なルールや推奨事項について解説しています。ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の開発に携わる設計エンジニア、検証エンジニア、システム・アーキテクト、設計マネージャにとって必携の解説書です。
Table of Contents
- イントロダクション
- 検証計画
- アサーション
- テストベンチ・インフラストラクチャ
- スティミュラスとレスポンス
- カバレッジ・ドリブン検証
- フォーマル検証ツールに対応するアサーション
- システム・レベル検証
- プロセッサ統合検証
- ＶＭＭ標準ライブラリの仕様
- ＶＭＭチェッカ・ライブラリ
- ＸＶＣ標準ライブラリ仕様
- ソフトウェア・テスト・フレームワーク
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